第一章測(cè)試1【單選題】(2分)EDA的中文含義是（）A.計(jì)算機(jī)輔助教學(xué)B.計(jì)算機(jī)輔助計(jì)算C.計(jì)算機(jī)輔助制造D.電子設(shè)計(jì)自動(dòng)化2【單選題】(2分)在EDA中，IP的中文含義是（）。A.網(wǎng)絡(luò)供應(yīng)商B.沒(méi)有特定意義C.知識(shí)產(chǎn)權(quán)核D.在系統(tǒng)編程3【單選題】(2分)CPLD/FPGA最顯著的特點(diǎn)不包括（）A.可移植性B.高可靠性C.高集成度D.高速度4【單選題】(2分)下列硬件描述語(yǔ)言中成為IEEE標(biāo)準(zhǔn)的是（）A.ABELB.SystemCC.SystemVerilogD.VHDL5【單選題】(2分)下列硬件描述語(yǔ)言中最適合于描述門(mén)級(jí)電路的是（）A.AHDLB.VerilogHDLC.VHDLD.ABEL第二章測(cè)試1【單選題】(2分)可編程邏輯器件的英文簡(jiǎn)稱是（）。A.PALB.PLDC.FPGAD.PLA2【單選題】(2分)現(xiàn)場(chǎng)可編程門(mén)陣列的英文簡(jiǎn)稱是（）。A.PLAB.PLDC.PALD.FPGA3【單選題】(2分)EPF10K30TC144-4具有多少個(gè)管腳（）。A.不確定B.15個(gè)C.84個(gè)D.144個(gè)4【單選題】(2分)EPF10K30TC144-4器件的速度等級(jí)是（）。A.30nsB.10nsC.4nsD.144ns5【單選題】(2分)大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是（）。A.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；B.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。C.FPGA全稱為復(fù)雜可編程邏輯器件；D.FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；第三章測(cè)試1【單選題】(2分)VHDL常用的庫(kù)是（）標(biāo)準(zhǔn)庫(kù)．A.PACKAGEB.IEEEC.WORKD.STD2【單選題】(2分)在下列標(biāo)識(shí)符中，（）是VHDL合法標(biāo)識(shí)符．A.h_adder_4B.4h_addeC._h_addeD.h_adde4_3【單選題】(2分)VHDL程序中的中間信號(hào)必須在__________中定義，變量必須在__________中定義．（）A.實(shí)體進(jìn)程B.進(jìn)程進(jìn)程C.結(jié)構(gòu)體結(jié)構(gòu)體D.結(jié)構(gòu)體進(jìn)程4【單選題】(2分)在VHDL的FOR_LOOP語(yǔ)句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于LOOP語(yǔ)句的局部變量，（）事先聲明．A.必須B.其類型要C.其屬性要D.不必5【單選題】(2分)在VHDL的并行語(yǔ)句之前，可以用（）來(lái)傳送往來(lái)信息．A.變量B.變量和信號(hào)C.信號(hào)D.常量6【單選題】(2分)在VHDL中，條件信號(hào)賦值語(yǔ)句WHEN_ELSE屬于（）語(yǔ)句．A.并行B.順序C.并行兼順序D.任意7【單選題】(2分)在元件例化（COMPONENT）語(yǔ)句中，用（）符號(hào)實(shí)現(xiàn)名稱映射，將例化元件端口聲明語(yǔ)句中的信號(hào)名與PORTMAP（）中的信號(hào)名關(guān)聯(lián)起來(lái)．A.＜＝B.：＝C.＝D.＝＞8【單選題】(2分)一個(gè)項(xiàng)目的輸入輸出端口是定義在()。A.結(jié)構(gòu)體中B.進(jìn)程體C.實(shí)體中D.任何位置9【單選題】(2分)描述項(xiàng)目具有邏輯功能的是()。A.進(jìn)程B.實(shí)體C.配置D.結(jié)構(gòu)體10【單選題】(2分)關(guān)鍵字ARCHITECTURE定義的是()。A.進(jìn)程B.配置C.實(shí)體D.結(jié)構(gòu)體第四章測(cè)試1【單選題】(2分)QuartusII是哪個(gè)公司的軟件（）。A.ALTERAB.XILINXC.ATMELD.LATTICE2【單選題】(2分)QuartusII的設(shè)計(jì)文件不能直接保存在（）。A.硬盤(pán)根目錄B.項(xiàng)目文件夾C.系統(tǒng)默認(rèn)路徑D.用戶自定義工程目錄3【單選題】(2分)使用QuartusII工具軟件建立仿真文件，應(yīng)采用（）方式．A.文本編輯B.圖形編輯C.波形編輯D.符號(hào)編輯4【單選題】(2分)建立設(shè)計(jì)項(xiàng)目的菜單是（）．A.“File”“NewProjectWizard”B.“File”“New”C.“Project”“NewProjectWizard”5【單選題】(2分)在QuartusII集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是（）．A.編譯B.被高層次電路設(shè)計(jì)調(diào)用C.綜合D.仿真6【單選題】(2分)執(zhí)行QuartusII的（）命令，可以對(duì)設(shè)計(jì)電路進(jìn)行功能仿真或者時(shí)序仿真．A.TimingAnalyzerB.CreateDefaultSymbolC.CompilerD.StartSimulation7【單選題】(2分)QuartusII的圖形設(shè)計(jì)文件類型是（）．A..vhdB..scfC..bdfD..v8【單選題】(2分)QuartusII是（）A.EDA工具軟件B.綜合軟件C.高級(jí)語(yǔ)言D.硬件描述語(yǔ)言9【單選題】(2分)使用QuartusII工具軟件實(shí)現(xiàn)原理圖設(shè)計(jì)輸入，應(yīng)采用（）方式．A.模塊/原理圖文件B.文本編輯C.波形編輯D.符號(hào)編輯10【單選題】(2分)一個(gè)能為VHDL綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL程序稱為（）．A.設(shè)計(jì)實(shí)體B.設(shè)計(jì)結(jié)構(gòu)C.設(shè)計(jì)輸入D.設(shè)計(jì)輸出第五章測(cè)試1【單選題】(5分)補(bǔ)全以下VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdecoder_3_to_8ISPORT(a,b,c,g1,g2a,g2b:INSTD_LOGIC;y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecoder_3_to_8;ARCHITECTURErtlOFdecoder_3_to_8ISSIGNALindata:();BEGINindata<=c&b&a;PROCESS(indata,g1,g2a,g2b)......ENDIF;ENDPROCESS;A.std_logic_vector(2downto0)B.std_logic_vector(4downto0)C.std_logic_vector(1downto0)D.std_logic_vector(3downto0)2【單選題】(5分)補(bǔ)全以下VHDL程序.Libraryieee;Useieee.std_logic_1164.all;entityqk_11isport(a,b,c,d,en:instd_logic;s:instd_logic_vector(1downto0);op:outstd_logic);endqk_11;architecturear_1ofqk_11issignalf:();beginf<=en&s;withfselectop<=awhen"100",bwhen"101",cwhen"110",dwhenothers;endar_1;A.std_logic_vector(1downto0)B.std_logic_vector(2downto0)C.std_logic_vector(4downto0)D.std_logic_vector(3downto0)3【單選題】(5分)補(bǔ)全以下D觸發(fā)器VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdffISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDdff;ARCHITECTUREbhvOFdffISBEGINPROCESS(_______)BEGINIFCLK'EVENTANDCLK='1'THENQ<=D;ENDIF;ENDPROCESS;ENDbhv;A.QB.DC.CLKD.dff4【單選題】(5分)選出對(duì)于有下劃線語(yǔ)句解釋正確的釋義（）Libraryieee;Useieee.std_logic_1164.all;定義元件庫(kù)entityqk_11isport(a,b,c,d,en:instd_logic;s:instd_logic_vector(1downto0);op:outstd_logic);endqk_11;architecturear_1ofqk_11issignalf:std_logic_vector(2downto0);beginf<=en&s;process(f)begincasefiswhen"100"=>op<=a;when"101"=>op<=b;when"110"=>op<=c;whenothers=>op<=d;endcase;endprocess;endar_1;A.其他情況，將輸入信號(hào)d賦值給op;B.將輸入信號(hào)en和s連接賦值給fC.輸入信號(hào)s是兩位的輸入總線D.敏感信號(hào)f的變化將啟動(dòng)進(jìn)程process;5【單選題】(5分)補(bǔ)全以下二選一VHDL程序Entitymuxisport(d0,d1,sel:inbit;q:outbi