第十章數(shù)字頻率合成10.1數(shù)字鎖相環(huán)10.2直接數(shù)字頻率合成10.3具有調(diào)制能力的直接數(shù)字頻率合成系統(tǒng)10.4集成器件與應(yīng)用電路舉例本章小結(jié)思考題和習題

10.1數(shù)字鎖相環(huán)

DPLL是由三部分組成的,分別為:采樣鑒相器、數(shù)字環(huán)路濾波器和數(shù)控振蕩器(DCO)。其基本結(jié)構(gòu)如圖10.1.1所示,輸入信號被采樣并與環(huán)路輸出的本地估算信號作相位比較,產(chǎn)生一個跟兩者相位誤差成比例的數(shù)字樣本序列。該序列由數(shù)字環(huán)路濾波器加以平滑得到控制信號去控制數(shù)控振蕩器的周期。只要環(huán)路設(shè)計得當,經(jīng)過反復(fù)的反饋調(diào)節(jié)控制,環(huán)路總是迫使輸出本地估算信號的相位逼近輸入信號的相位,最終使環(huán)路鎖定。

圖10.1.1數(shù)字鎖相環(huán)的基本結(jié)構(gòu)

10.1.1數(shù)字鑒相器

數(shù)字鑒相器又稱采樣鑒相器,按其形式可分為過零采樣鑒相器、觸發(fā)器型數(shù)字鑒相器、超前滯后型數(shù)字鑒相器和奈奎斯特速率采樣鑒相器四大類。其中,奈奎斯特速率采樣鑒相器的應(yīng)用較為廣泛,且是軟件無線電中的數(shù)字下變頻器的核心器件,故而本節(jié)將對其著重討論。其他類型的數(shù)字鑒相器主要用在一般的DPLL中,用于時鐘的恢復(fù)和提取等方面,在此不作討論,有興趣的讀者可以參考相關(guān)著作。

圖10.1.2奈奎斯特采樣速率鑒相器的原理框圖及波形

10.1.2數(shù)字環(huán)路濾波器

常見的數(shù)字環(huán)路濾波器結(jié)構(gòu)如圖10.1.3所示,它跟模擬的有源比例積分器有著直接對應(yīng)的關(guān)系。由圖10.1.3可以導(dǎo)出數(shù)字濾波器的差分方程,再利用Z變換就可導(dǎo)出其Z域傳遞函數(shù)。圖10.1.3數(shù)字環(huán)路濾波器結(jié)構(gòu)

10.1.3數(shù)控振蕩器

數(shù)控振蕩器(DCO)在數(shù)字鎖相環(huán)中的作用和地位相當于模擬鎖相環(huán)中的壓控振蕩器(VCO),但它輸出的是脈沖序列,其周期受數(shù)字環(huán)路濾波器送來的校正信號控制。DCO的特點是前一采樣時刻得到的校正信號將改變下一個采樣時刻的脈沖時間位置。也就是說,它應(yīng)滿足下面的遞推關(guān)系:

式中,T(j)為第j個采樣時刻的數(shù)控振蕩器的周期;C(j-1)為第j-1個采樣時刻的數(shù)字環(huán)路濾波器輸出的校正信號對數(shù)控振蕩器序列控制引起的校正量;T0為無校正信號時數(shù)控振蕩器的周期,即其脈沖序列的中心頻率所對應(yīng)的周期,為

DCO輸出的脈沖序列是本地估算信號,該信號的輸出相位及其變換規(guī)律是主要的研究對象。本地估算信號相對于中心角頻率ω0而言,其相位可用下式表示:

顯然,Z/(Z-1)為理想積分,它相當于模擬鎖相環(huán)中VCO的S域傳遞函數(shù)中的1/s;Z-1表示延遲一個采樣周期。由此可見,DCO也是數(shù)字鎖相環(huán)路中的一個固有積分環(huán)節(jié)。在離散系統(tǒng)中,積分表現(xiàn)為求和,即

將上式表示的求和再延遲一個采樣周期,則

如果數(shù)控振蕩器的Z域傳遞函數(shù)中的常數(shù)部分并入環(huán)路總增益中考慮,則根據(jù)式(10.1.6)可以畫出數(shù)控振蕩器的結(jié)構(gòu)圖,如圖10.1.4所示。圖10.1.4數(shù)控振蕩器的結(jié)構(gòu)

10.1.4數(shù)字鎖相環(huán)頻率合成

數(shù)字鎖相環(huán)頻率合成系統(tǒng)的工作原理是:鎖相環(huán)對高穩(wěn)定度的基準頻率(通常由晶體振蕩器直接或經(jīng)分頻后提供)進行精確鎖定,在環(huán)路中插入一可變分頻器(可以是可編程的),通過編程改變分頻器的分頻比,使環(huán)路總的分頻比為N(可通過編程改變),從而使環(huán)路穩(wěn)定地輸出N倍的基準頻率,而整個程序和系統(tǒng)的控制完全可以由微處理器來完成?；镜臄?shù)字鎖相環(huán)頻率合成系統(tǒng)的結(jié)構(gòu)如圖10.1.5所示。圖10.1.5數(shù)字鎖相環(huán)頻率合成系統(tǒng)

10.2直接數(shù)字頻率合成

10.2.1直接數(shù)字頻率合成的工作原理DDS是根據(jù)正弦函數(shù)的產(chǎn)生,從相位出發(fā),由不同的相位給出不同的電壓幅度,即相位正弦幅度變換,最后濾波輸出所需要的頻率。具體來說,就是利用一個專門存放有代表正弦幅值的二進制數(shù)的ROM(稱為正弦查表ROM),按一定的時鐘節(jié)拍從該ROM中讀出這些值,然后經(jīng)過D/A轉(zhuǎn)換并濾波,就可得到一個模擬正弦波。若改變讀數(shù)的節(jié)拍頻率或取點的個數(shù),則可以改變正弦波的頻率,達到頻率合成的目的。

圖10.2.1所示為一典型的DDS原理框圖,它包括的基本部件有:相位累加器、正弦查表ROM、D/A變換器及低通濾波器。圖10.2.1DDS原理框圖

相位累加器類似于一個簡單的計數(shù)器,它是由L位存儲數(shù)字相位增量字的頻率寄存器、后接L位的全加器和相位寄存器組成的。輸入的數(shù)字相位增量字(可來自微處理器)的變化受頻率控制字fCW的控制,當其進入頻率寄存器后,在每個參考時鐘周期內(nèi),加法器將其值與相位寄存器的輸出值累加再送入寄存器。在同樣的時間內(nèi),寄存器再將每個累加后的值uA(n)作為地址線傳遞給正弦查表ROM。接下來,正弦查表ROM根據(jù)輸入的地址值將該地址中代表正弦幅值的數(shù)據(jù)uB(n)輸出給D/A變換器。

D/A變換器產(chǎn)生一系列以時間脈沖速率抽樣的電壓階躍uC,最后再經(jīng)低通濾波器平滑輸出正弦波uD。各部分的輸出波形如圖10.2.2所示。當然,只要改變累加器輸入數(shù)值的頻率,也就改變了輸出正弦波的頻率。

圖10.2.2DDS各部分輸出波形

為了便于理解,可以認為直接數(shù)字頻率合成的實質(zhì)就是以參考頻率源對相位進行等可控間隔采樣。

我們知道,理想的正弦波信號S(t)可以表示成:

上式說明信號S(t)在振幅A和初始相位φ0確定后,頻率可由瞬時相位φ(t)確定,即

為了說明DDS相位量化的工作原理,可以將正弦波的一個0~2π完整周期內(nèi)的相位變化用相位圓圖來表示,其相位與幅度一一對應(yīng),即相位圓圖上的每一點均對應(yīng)輸出一個特定的幅度值,如圖10.2.3所示。圖10.2.3相位碼與幅度碼的對應(yīng)關(guān)系

10.2.2直接數(shù)字頻率合成的特點

與鎖相環(huán)(PLL)頻率合成法相比,DDS具有如下特點:

(1)DDS的頻率分辨率在相位累加器的位數(shù)L足夠大時,理論上可以獲得相應(yīng)的分辨精度,這是傳統(tǒng)方法難以實現(xiàn)的。

(2)由于DDS中無需相位反饋控制,因此頻率建立及頻率切換快,并且與頻率分辨率、頻譜純度相互獨立,這一點明顯優(yōu)于PLL。

(3)DDS的相位誤差主要依賴于時鐘的相位特性,相位誤差小。另外,DDS的相位是連續(xù)變化的,形成的信號具有良好的頻譜。

(4)DDS的失真度(THD)除受D/A變換器本身的噪聲影響外,還與離散點數(shù)N和D/A變換器字長有著密切關(guān)系。設(shè)q為均勻量化間隔,則其近似數(shù)學(xué)關(guān)系為

按上式計算,當取樣點數(shù)為1024點時,失真度約為0.26%。

當然,DDS由于其本身的限制,特別在射頻段應(yīng)用時有以下局限性。

(1)最高輸出頻率受限。由于直接數(shù)字頻率合成系統(tǒng)其內(nèi)部D/A變換器和ROM的工作速度有限,因此其輸出的最高頻率有限。目前采用CMOS、TTL、ECL工藝制造的DDS芯片的工作頻率范圍一般為數(shù)十兆赫茲到400兆赫茲左右,而采用GaAs工藝的芯片其工作頻率可達2GHz左右。

(2)輸出的雜散信號較多。由式(10.2.4)可知,取較大的L值時,就可以做到極高的頻率分辨率。在實際工程中,常取L=32或48。若L位全部用來尋址ROM,則需要232或248存儲量的ROM,這是不現(xiàn)實的。因此,常常用其高W位來尋址ROM中的數(shù)據(jù),這樣就要舍去低B位(B=L-W)。這種相位舍位引起的誤差就是雜散的主要來源。另外,由ROM有限字長引起的幅度量化誤差和D/A變換器的非線性也是DDS的雜散分量的來源。

10.2.3DDS與PLL的組合

在實際應(yīng)用中,有時需要把DDS的頻率范圍擴展到更高,同時又要保證小的步進能力;有時需要對雜散頻率進行濾除。這時候,就可以把DDS和PLL組合在一起構(gòu)成頻率合成器。

圖10.2.4所示為一種最常用的DDS和PLL組合的頻率合成器的原理框圖。DDS為PLL提供可變的參考頻率,這樣就不必為PLL專門設(shè)計頻率分辨率的電路了。于是,對PLL而言就可以使用較高的參考頻率,同時降低環(huán)路的頻率建立時間。如果DDS以線性斜升頻率輸出,則當改變參考頻率時,可以保持PLL鎖定。這個斜升輸出頻率通過一個不變速率的固定值連續(xù)地增加數(shù)字相位字就可以實現(xiàn)。圖10.2.4DDS和PLL組合的頻率合成器

頻率合成器的缺點是頻率轉(zhuǎn)換的時間較長。另外,還可以將DDS作為PLL的可編程分頻器,其基本原理框圖如圖10.2.5所示。若DDS的L=32,則分頻倍數(shù)N為2~232。圖10.2.5DDS作為PLL的可編程分頻器的原理

10.3具有調(diào)制能力的直接數(shù)字頻率合成系統(tǒng)

直接數(shù)字頻率合成是一種數(shù)字信號控制的設(shè)備,通過其進行數(shù)字調(diào)制是簡單而可行的。把振幅調(diào)制(AM)、頻率調(diào)制(FM)和相位調(diào)制(PM)加到DDS中,在奈奎斯特頻帶限制內(nèi)使用這些基本的調(diào)制技術(shù)就可以合成任何需要的已調(diào)波。圖10.3.1給出了具有調(diào)制能力的基本直接數(shù)字頻率合成系統(tǒng)。圖10.3.1具有調(diào)制能力的基本直接數(shù)字頻率合成系統(tǒng)

圖10.3.1中,FM是通過控制加在相位累加器前的加法器來實現(xiàn)的,PM是通過控制加在相位累加器和正弦查表ROM(完成相位到幅度的變換)之間的加法器來實現(xiàn)的,AM是通過控制加在正弦查表ROM和D/A變換器之間的乘法器來實現(xiàn)的

10.3.1正交調(diào)幅調(diào)制器

具有正交輸出的常用正交調(diào)幅(QAM)調(diào)制器框圖如圖10.3.2所示。圖中,正交DDS由相位累加器、正弦查表ROM、余弦查表ROM構(gòu)成,提供兩路相互正交且頻率相等的載波信號。圖10.3.2QAM調(diào)制器

可見,相互正交且頻率相等的I、Q兩路調(diào)制信號I(n)、Q(n)分別與正交DDS提供的兩路正交載波信號進行兩次乘法運算,然后分別相加,輸出兩路QAM信號Io(n)和Qo(n):

10.3.2數(shù)字線性調(diào)頻器

DDSDDS還可以用來掃描振蕩頻率,進而實現(xiàn)數(shù)字線性調(diào)頻發(fā)生器。線性調(diào)頻發(fā)生器產(chǎn)生一個完全合成的FM信號,于是就實現(xiàn)了普通模擬VCO技術(shù)不可能達到的線性和精度。線性調(diào)頻波形的合成得益于二次時基能夠在加法器中以較高的速度產(chǎn)生數(shù)字信號。也就是說,此時的瞬時相位是:

其中,A、B、C為系數(shù)。

數(shù)字線性調(diào)頻發(fā)生器類似于普通的直接數(shù)字頻率合成器,不過還要加兩個累加器,如圖10.3.3所示。圖10.3.3數(shù)字線性調(diào)頻器DDS

掃描時鐘速率和初始頻率存放在寄存器D1

中,兩個累加器的輸出分別存儲于寄存器D2

和D3

中,如表10.3.1所示。

表10.3.1表明了二次時基產(chǎn)生的過程。寄存器初始化之后,D2(或D3)在每個時鐘周期的結(jié)果等于前一個時鐘周期儲存在其自身和D1(或D2)中的數(shù)據(jù)和。當用nT代替式(10.3.1)中的t時,即可得到離散的瞬時相位。初始頻率B和掃描速率C異步地裝入各自的寄存器,并存在那里直到接收線性調(diào)頻觸發(fā)信號為止。

10.4集成器件與應(yīng)用電路舉例

10.4.1PE3239頻率合成器PE3239是一種高性能PLL頻率合成器集成電路,工作頻率可達2.2GHz。該芯片具有工作頻帶寬、工作電壓低、功耗小、工作溫度范圍大、相位噪聲特性非常好等特點。PE3239主要應(yīng)用于通信電子、航空航天、蜂窩/PCS基站和LMDS/MMDS/WLL基站等。

圖10.4.1給出了PE3239的內(nèi)部電路。PE3239內(nèi)部含有10/11雙模前置分頻器、模/數(shù)選擇電路、M計數(shù)器、R計數(shù)器、數(shù)據(jù)控制邏輯電路、鑒相器和鎖相檢測電路。M計數(shù)器和R計數(shù)器的控制字可通過串行或并行接口在數(shù)據(jù)控制邏輯電路中編程,也可直接從接口輸入。

PE3239的主分頻通道由10/11雙模前置分頻器、模/數(shù)選擇電路和9bitM計數(shù)器組成,可根據(jù)用戶所定義的“M”和“A”值去除輸入頻率fin。其輸出頻率:圖10.4.1PE3239的內(nèi)部電路圖10.4.2PE3239的應(yīng)用電路

10.4.2AD9852基本時鐘發(fā)生器

AD9852含有內(nèi)部300MHzDDS、12位DDSD/A、12位控制D/A、4~20倍可編程參考時鐘倍頻器、相位累加器內(nèi)部的兩個48位可編程頻率寄存器和兩個14位可編程相位偏移寄存器、單引腳FSK和BPSK數(shù)據(jù)接口、100MHz的2線或3線SPI兼容串行接口,以及100MHz8位并行接口。AD9852在100MHz時具有80dBSFDR的動態(tài)性能,具有12位調(diào)幅及可編程整形功能,可輸出FSK、BPSK、PSK、AM等信號。AD9852的內(nèi)部電路如圖10.4.3所示。圖10.4.3AD9852的內(nèi)部電路

圖10.4.4所示的是用AD9852構(gòu)成的基本時鐘發(fā)生器。圖中,引腳1~8為并行數(shù)據(jù)輸入端D0~D7,引腳69為時鐘輸入端CLK,引腳71為復(fù)位端REST,引腳48、49分別為DAC的輸出端IOUT、IOUTB,引腳42、43分別為內(nèi)部比較器輸入端VINP、VINN。圖10.4.4中,DAC的輸出IOUT驅(qū)動一個200Ω、40MHz的低通濾波器,而濾波器后又接了一個200Ω的電阻,使等效負載為100Ω。該濾波器濾除了高于40MHz的頻率分量,其輸出接到內(nèi)部比較器輸入端VINP。

DAC的兩個輸出端IOUT、IOUTB間的100kΩ分壓輸出被470pF電容去耦后,用作內(nèi)部比較器的參考電壓(由VINN端輸入)。在ADC采樣時鐘頻率由微處理器軟件控制鎖定到系統(tǒng)時鐘時,由AD9852構(gòu)成的時鐘發(fā)生器就可