SoC設(shè)計(jì)方法與實(shí)現(xiàn)SoC設(shè)計(jì)流程(2)第二章SoC設(shè)計(jì)方法與實(shí)現(xiàn)基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程-

ASIC設(shè)計(jì)流程基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程硬件設(shè)計(jì)定義說(shuō)明（HardwareDesignSpecification）硬件設(shè)計(jì)定義說(shuō)明描述芯片總體結(jié)構(gòu)、規(guī)格參數(shù)、模塊劃分、使用的總線，以及各個(gè)模塊的詳細(xì)定義等。模塊設(shè)計(jì)及IP復(fù)用（ModuleDesign&IPReuse）對(duì)于需要重新設(shè)計(jì)的模塊進(jìn)行設(shè)計(jì)；對(duì)于可復(fù)用的IP核，通常由于總線接口標(biāo)準(zhǔn)不一致需要做一定的修改。基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程頂層模塊集成（TopLevelIntegration）頂層模塊集成是將各個(gè)不同的功能模塊，包括新設(shè)計(jì)的與復(fù)用的整合在一起，形成一個(gè)完整的設(shè)計(jì)。通常采用硬件描述語(yǔ)言對(duì)電路進(jìn)行描述，其中需要考慮系統(tǒng)時(shí)鐘/復(fù)位、I/O環(huán)等問(wèn)題。前仿真（Pre-layoutSimulation）前仿真也叫RTL級(jí)仿真。通過(guò)HDL仿真器驗(yàn)證電路邏輯功能是否有效。在前仿真時(shí)，通常與具體的電路物理實(shí)現(xiàn)無(wú)關(guān)，沒(méi)有時(shí)序信息?；跇?biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程邏輯綜合（LogicSynthesis）邏輯綜合是指使用EDA工具把由硬件描述語(yǔ)言設(shè)計(jì)的電路自動(dòng)轉(zhuǎn)換成特定工藝下的網(wǎng)表，即從RTL級(jí)的HDL描述通過(guò)編譯與優(yōu)化產(chǎn)生符合約束條件的門級(jí)網(wǎng)表。版圖布局規(guī)劃（Floorplan）版圖布局規(guī)劃完成的任務(wù)是確定設(shè)計(jì)中各個(gè)模塊在版圖上的位置，如·，確定I/O的位置，模塊放置，電源規(guī)劃等基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程功耗分析（PowerAnalysis）在設(shè)計(jì)中的許多步驟都需要對(duì)芯片功耗進(jìn)行分析，從而決定是否需要對(duì)設(shè)計(jì)進(jìn)行改進(jìn)。在版圖布局規(guī)劃后，需要對(duì)電源網(wǎng)絡(luò)進(jìn)行功耗分析（PNA，PowerNetworkAnalysis），確定電源引腳的位置和電源線寬度。在完成布局布線后，需要對(duì)整個(gè)版圖的布局進(jìn)行動(dòng)態(tài)功耗分析和靜態(tài)功耗分析。除了對(duì)版圖進(jìn)行功耗分析以外，還應(yīng)通過(guò)仿真工具快速計(jì)算動(dòng)態(tài)功耗，找出主要的功耗模塊或單元?；跇?biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程單元布局和優(yōu)化（Placement&Optimization）單元布局和優(yōu)化主要定義每個(gè)標(biāo)準(zhǔn)單元的擺放位置并根據(jù)擺放的位置進(jìn)行優(yōu)化。靜態(tài)時(shí)序分析（STA，StaticTimingAnalysis）通過(guò)對(duì)提取電路中所有路徑上的延遲等信息的分析，計(jì)算出信號(hào)在時(shí)序路徑上的延遲，檢查是否滿足要求?；跇?biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程形式驗(yàn)證（FormalVerification）形式驗(yàn)證也是一種靜態(tài)驗(yàn)證方法。可測(cè)性電路插入（DFT，DesignforTest）可測(cè)性設(shè)計(jì)是SoC設(shè)計(jì)中的重要一步。通常，對(duì)于邏輯電路采用掃描鏈的可測(cè)試結(jié)構(gòu)，對(duì)于芯片的輸入/輸出端口采用邊界掃描的可測(cè)試結(jié)構(gòu)。在整個(gè)設(shè)計(jì)流程中會(huì)多次引入形式驗(yàn)證用于比較RTL代碼之間、門級(jí)網(wǎng)表與RTL代碼之間，以及門級(jí)網(wǎng)表之間在修改之前與修改之后功能的一致性?；跇?biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程時(shí)鐘樹(shù)綜合（ClockTreeSynthesis）SoC設(shè)計(jì)方法強(qiáng)調(diào)同步電路的設(shè)計(jì)，即所有的寄存器或一組寄存器是由同一個(gè)時(shí)鐘的同一個(gè)邊沿驅(qū)動(dòng)的。構(gòu)造芯片內(nèi)部全局或局部平衡的時(shí)鐘鏈的過(guò)程稱為時(shí)鐘樹(shù)綜合。布線設(shè)計(jì)（Routing）這一階段完成所有節(jié)點(diǎn)的連接?；跇?biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程寄生參數(shù)提?。≒arasiticExtraction）通過(guò)提取版圖上內(nèi)部互連所產(chǎn)生的寄生電阻和電容值，進(jìn)而得到版圖實(shí)現(xiàn)后的真實(shí)時(shí)序信息。后仿真（Post-layoutSimulation）后仿真也叫門級(jí)仿真、時(shí)序仿真、帶反標(biāo)的仿真，需要利用在布局布線后獲得的精確延遲參數(shù)和網(wǎng)表進(jìn)行仿真，驗(yàn)證網(wǎng)表的功能和時(shí)序是否正確。這些寄宿生電路信息將用于做靜態(tài)時(shí)序分析和后仿真?；跇?biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程ECO修改（ECO，EngineeringChangeOrder）這一步實(shí)際上是正常設(shè)計(jì)流程的一個(gè)例外。當(dāng)在設(shè)計(jì)的最后階段發(fā)現(xiàn)個(gè)別路徑有時(shí)序問(wèn)題或邏輯錯(cuò)誤時(shí)，有必要通過(guò)ECO對(duì)設(shè)計(jì)的局部進(jìn)行小范圍的修改和重新布線，并不影響芯片其余部分的布局布線。在大規(guī)模的IC設(shè)計(jì)中，ECO修改是一種有效、省時(shí)的方法，通常會(huì)被采用。基于標(biāo)準(zhǔn)單元的SoC芯片設(shè)計(jì)流程物理驗(yàn)證（PhysicalVerification）物理驗(yàn)證是對(duì)版圖的設(shè)計(jì)規(guī)則檢查（DRC，DesignR