第2章大規(guī)?？删幊踢壿嬈骷笠?guī)模可編程邏輯器件是利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的載體。本章以超大規(guī)?？删幊踢壿嬈骷闹髁髌骷﨔PGA和CPLD為主要對(duì)象，首先概述可編程邏輯器件的發(fā)展歷程、分類(lèi)方法和常用標(biāo)識(shí)的含義，其次闡述了FPGA主流設(shè)計(jì)技術(shù)及發(fā)展趨勢(shì)，接著詳細(xì)地闡述了Lattice、Altera和Xilinx公司的典型FPGA和CPLD的性能參數(shù)、基本結(jié)構(gòu)，最后介紹了FPGA和CPLD的編程與配置電路，F(xiàn)PGA/CPLD開(kāi)發(fā)應(yīng)用中的選擇方法。目錄2.1可編程邏輯器件概述2.2FPGA主流設(shè)計(jì)技術(shù)及發(fā)展趨勢(shì)2.3Lattice公司的CPLD和FPGA器件2.4Altera公司的CPLD和FPGA器件2.5Xilinx公司的CPLD和FPGA器件2.6CPLD和FPGA的編程與配置2.7FPGA和CPLD的開(kāi)發(fā)應(yīng)用選擇

2.1可編程邏輯器件概述2.1.1PLD的發(fā)展進(jìn)程最早的可編程邏輯器件出現(xiàn)在20世紀(jì)70年代初，主要是可編程只讀存儲(chǔ)器(PROM)和可編程邏輯陣列(PLA)。?20世紀(jì)70年代末出現(xiàn)了可編程陣列邏輯(PAL－ProgrammableArrayLogic)器件。20世紀(jì)80年代初期，美國(guó)Lattice公司推出了一種新型的PLD器件，稱(chēng)為通用陣列邏輯(GAL－GenericArrayLogic)，一般認(rèn)為它是第二代PLD器件。隨后各種可編程邏輯器件如雨后春筍般涌現(xiàn)，如PROM、EPROM、EEPROM等。

1985年，美國(guó)Altera公司在EPROM和GAL器件的基礎(chǔ)上，首先推出了可擦除可編程邏輯器件EPLD(ErasablePLD)，其基本結(jié)構(gòu)與PAL/GAL器件相仿，但其集成度要比GAL器件高得多。而后Altera、Atmel、Xilinx等公司不斷推出新的EPLD產(chǎn)品。最初，一般把器件的可用門(mén)數(shù)超過(guò)500門(mén)的PLD稱(chēng)為EPLD。后來(lái)，由于器件的密度越來(lái)越大，所以許多公司把原來(lái)稱(chēng)為EPLD的產(chǎn)品都稱(chēng)為復(fù)雜可編程邏輯器件CPLD（ComplexProgrammableLogicDevices)?，F(xiàn)在一般把所有超過(guò)某一集成度的PLD器件都稱(chēng)為CPLD。在20世紀(jì)80年代中期，美國(guó)Xilinx公司首先推出了現(xiàn)場(chǎng)可編程門(mén)陣列FPGA（FieldProgrammablegatearray)器件。FPGA器件采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機(jī)存取存儲(chǔ)器工藝，設(shè)計(jì)靈活，集成度高，可無(wú)限次反復(fù)編程，并可現(xiàn)場(chǎng)模擬調(diào)試驗(yàn)證。在20世紀(jì)90年代初，Lattice公司又推出了在系統(tǒng)可編程大規(guī)模集成電路(ispLSI)。所謂“在系統(tǒng)可編程特性”(InSystemProgrammability，縮寫(xiě)為ISP)，首先由美國(guó)的Lattice公司提出，是指在用戶(hù)自己設(shè)計(jì)的目標(biāo)系統(tǒng)中或線(xiàn)路板上，為重新構(gòu)造設(shè)計(jì)邏輯而對(duì)器件進(jìn)行編程或反復(fù)編程的能力。自進(jìn)入21世紀(jì)以來(lái)，可編程邏輯集成電路技術(shù)進(jìn)入飛速發(fā)展時(shí)期，器件的可用邏輯門(mén)數(shù)超過(guò)了百萬(wàn)門(mén)甚至達(dá)到上千萬(wàn)門(mén)，器件的最高頻率超過(guò)百兆赫茲甚至達(dá)到四五百兆赫茲，內(nèi)嵌的功能模塊越來(lái)越專(zhuān)用和復(fù)雜，比如出現(xiàn)了乘法器、RAM、CPU核、DSP核和PLL等，同時(shí)出現(xiàn)了基于FPGA的可編程片上系統(tǒng)SOPC（SystemOnaProgrammableChip），有時(shí)又稱(chēng)為基于FPGA的嵌入式系統(tǒng)。1．從結(jié)構(gòu)的復(fù)雜度分類(lèi)從結(jié)構(gòu)的復(fù)雜度上一般可將PLD分為簡(jiǎn)單PLD和復(fù)雜PLD(CPLD)，或分為低密度PLD和高密度PLD(HDPLD)。通常，當(dāng)PLD中的等效門(mén)數(shù)超過(guò)500門(mén)時(shí)，則認(rèn)為它是高密度PLD。傳統(tǒng)的PAL和GAL是典型的低密度PLD，其余如EPLD、FPGA和pLSI/ispLSI等則稱(chēng)為HDPLD或CPLD。2．從互連結(jié)構(gòu)上分類(lèi)從互連結(jié)構(gòu)上可將PLD分為確定型和統(tǒng)計(jì)型兩類(lèi)。確定型PLD提供的互連結(jié)構(gòu)每次用相同的互連線(xiàn)實(shí)現(xiàn)布線(xiàn)，該類(lèi)PLD的定時(shí)特性常?？梢詮臄?shù)據(jù)手冊(cè)上查閱而事先確定。統(tǒng)計(jì)型結(jié)構(gòu)是指設(shè)計(jì)系統(tǒng)每次執(zhí)行相同的功能，卻能給出不同的布線(xiàn)模式，一般無(wú)法確切地預(yù)知線(xiàn)路的延時(shí)。2.1.2PLD的分類(lèi)方法3．從可編程特性上分類(lèi)從可編程特性上可將PLD分為一次可編程和重復(fù)可編程兩類(lèi)。一次可編程的典型產(chǎn)品是PROM、PAL和熔絲型FPGA，其他大多是重復(fù)可編程的。其中，用紫外線(xiàn)擦除的產(chǎn)品的編程次數(shù)一般在幾十次的量級(jí)，采用電擦除方式的產(chǎn)品的編程的次數(shù)稍多些，采用E2CMOS工藝的產(chǎn)品，擦寫(xiě)次數(shù)可達(dá)上千次，而采用SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)結(jié)構(gòu)，則被認(rèn)為可實(shí)現(xiàn)無(wú)限次的編程。

4．從可編程元件上分類(lèi)目前，一般有下列5種編程元件：①熔絲型開(kāi)關(guān)(一次可編程，要求大電流)；②可編程低阻電路元件(多次可編程，要求中電壓)；③EPROM的編程元件(需要有石英窗口，紫外線(xiàn)擦除)；④EEPROM的編程元件；⑤基于SRAM的編程元件。2.1.3常用CPLD和FPGA標(biāo)識(shí)的含義1．CPLD和FPGA標(biāo)識(shí)概說(shuō)

（1）用于說(shuō)明生產(chǎn)廠(chǎng)家的，如：Lattice，Altera，Xilinx是其公司名稱(chēng)。（2）注冊(cè)商標(biāo)，如：MAX是為Altera公司其CPLD產(chǎn)品MAX系列注冊(cè)的商標(biāo)。（3）產(chǎn)品型號(hào)，如EPM7128SLC84-15，是Altera公司的一種CPLD（EPLD）的型號(hào)，是需要重點(diǎn)掌握的。（4）產(chǎn)品序列號(hào)，是說(shuō)明產(chǎn)品生產(chǎn)過(guò)程中的編號(hào)，是產(chǎn)品身份的標(biāo)志，相當(dāng)于人的身份證。（5）產(chǎn)地與其它說(shuō)明，由于跨國(guó)公司跨國(guó)經(jīng)營(yíng)，世界日益全球化，有些產(chǎn)品還有產(chǎn)地說(shuō)明，如：MadeinChina（中國(guó)制造）。2．CPLD/FPGA產(chǎn)品型號(hào)標(biāo)識(shí)組成（1）產(chǎn)品系列代碼：如Altera公司的FLEX器件系列代碼為EPF。（2）品種代碼：如Altera公司的FLEX10K，10K即是其品種代碼。（3）特征代碼：也即集成度，CPLD產(chǎn)品一般以邏輯宏單元數(shù)描述，而FPGA一般以有效邏輯門(mén)來(lái)描述。如Altera公司的EPF10K10中后一個(gè)10，代表典型產(chǎn)品集成度是10k。（4）封裝代碼：如Altera公司的EPM7128SLC84中的LC，表示采用PLCC封裝（PlasticLeadedChipCarrier，塑料方形扁平封裝）。PLD封裝除PLCC外，還有BGA（BallGridArray，球形網(wǎng)狀陣列）、C/JLCC(Ceramic/J-leadedChipCarrier,)、C/M/P/TQFP（Ceramic/Metal/Plastic/ThinQuardFlatPackage）、PDIP/DIP（PlasticDoubleInlinePackage）、PGA(CeramicPinGridArray)等多以其縮寫(xiě)來(lái)描述。（5）參數(shù)說(shuō)明：如Altera公司的EPM7128SLC84中的LC84-15，84代表有84個(gè)引腳，15代表速度等級(jí)為15ns，注意該等級(jí)的含義各公司有所不同。也有的產(chǎn)品直接用系統(tǒng)頻率來(lái)表示速度，如ispLSI1016-60，60代表最大頻率60MHz。（6）改進(jìn)型描述：一般產(chǎn)品設(shè)計(jì)都在后續(xù)進(jìn)行改進(jìn)設(shè)計(jì)，改進(jìn)設(shè)計(jì)型號(hào)一般在原型號(hào)后用字母表示，如A、B、C等按先后順序編號(hào)，有些不從A、B、C按先后順序編號(hào)，則有特定的含義，如D表示低成本型（Down）、E表示增強(qiáng)型（Ehanced)、L表示低功耗型（Low）、H表示高引腳型（High）、X表示擴(kuò)展型（eXtended）等。（7）適用的環(huán)境等級(jí)描述：一般在型號(hào)最后以字母描述，C（Commercial）表示商用級(jí)（0℃～85℃），I（Industrial）表示工業(yè)級(jí)（-40℃～100℃），M（Martial）表示軍工級(jí)（-55℃～125℃）。（8）附加后綴：如ES：Engineeringsample，N:Lead-freedevices。

3．幾種典型產(chǎn)品型號(hào)1）Lattice公司CPLD和FPGA系列器件Lattice公司的CPLD產(chǎn)品以其發(fā)明的isp開(kāi)頭，系列有ispLSI、ispMACH、ispPAC及新開(kāi)發(fā)的ispXPGA、ispXPLD等。其中，ispPAC為模擬可編程器件，除ispLSI、ispMACH4A系列外，型號(hào)編排時(shí)CPLD產(chǎn)品以L(fǎng)C開(kāi)頭；FPGA產(chǎn)品以L(fǎng)F開(kāi)頭(MachXO系列除外)；SC系列以L(fǎng)FSC開(kāi)頭；EC系列以EC開(kāi)頭。具體舉例如下：

ispLSI1032E-125LJ：ispLSI1000E系列CPLD，通用邏輯塊GLB數(shù)為32個(gè)(相當(dāng)邏輯宏單元數(shù)128)，工作頻率最大為125?MHz，PLCC84封裝，低電壓型商用產(chǎn)品。LF/products/fpga/ecp3/default.htmEC系列FPGA，20?k個(gè)查找表，1.2?V供電電壓，速度等級(jí)為4級(jí)，fpBGA484封裝，適用溫度范圍為商用級(jí)(0℃～85℃)。LFE2-50E-7F672C:ECP2系列FPGA，50?k個(gè)查找表，1.2?V供電電壓，速度等級(jí)為7級(jí)，fpBGA672封裝，適用溫度范圍為商用級(jí)(0℃～85℃)。

2）Altera公司的FPGA和CPLD系列器件

Altera公司的產(chǎn)品一般以EP開(kāi)頭，代表可重復(fù)編程。(1)?Altera公司的MAX系列CPLD產(chǎn)品和MAX?Ⅱ系列FPGA產(chǎn)品的系列代碼為EPM。具體舉例如下：EPM7128SLC84-15：MAX7000S系列CPLD，邏輯宏單元數(shù)為128個(gè)，采用PLCC封裝，84個(gè)引腳，引腳間延時(shí)為15?ns。EPM240GT100C3ES：MAX?Ⅱ系列FPGA產(chǎn)品，邏輯單元數(shù)為240個(gè)，TQFP封裝，100個(gè)引腳，速度等級(jí)為3級(jí)，適用溫度范圍為商用級(jí)(0℃～85℃)，ES表示是工程樣品(Engineeringsample)。(2)?Altera公司的FPGA產(chǎn)品系列代碼為EP或EPF。具體舉例如下：EP3C25F324C7N：CYCLONEⅢ系列FPGA，邏輯單元數(shù)為25?k個(gè)，F(xiàn)BGA封裝，324個(gè)引腳，速度等級(jí)為7級(jí)，適用溫度范圍為商用級(jí)(0℃～85℃)，無(wú)鉛(Lead-freedevices)。EP4SGX230KF40C2ES：StratixⅣGX系列FPGA，邏輯單元數(shù)為230?k個(gè)，帶36個(gè)收發(fā)器，F(xiàn)BGA封裝，1517個(gè)引腳，速度等級(jí)為2級(jí)，適用溫度范圍為商用級(jí)(0℃～85℃)，工程樣品。EP1AGX20CF484C6N：ArriaGX系列FPGA，邏輯單元數(shù)為20?k個(gè)，帶4個(gè)收發(fā)器，F(xiàn)BGA封裝，484個(gè)引腳，速度等級(jí)為6級(jí)，適用溫度范圍為商用級(jí)(0℃～85℃)，無(wú)鉛。(3)?Altera公司的FPGA配置器件系列代碼為EPC。具體舉例如下：：EPC1：1型FPGA配置器件。3）Xilinx公司的CPLD和FPGA系列器件Xilinx公司的產(chǎn)品一般以XC開(kāi)頭，代表Xilinx公司的產(chǎn)品。具體舉例如下：XC95108-7PQ160C：XC9500系列CPLD，邏輯宏單元數(shù)為108個(gè)，引腳間延時(shí)為7?ns，采用PQFP封裝，160個(gè)引腳，商用。XCS10：Spartan系列FPGA，典型邏輯規(guī)模是10?k個(gè)。XCS30：Spartan系列FPGA，典型邏輯規(guī)模是XCS10的3倍。XC3S50A-4FT256C：Spartan3A系列FPGA，典型邏輯規(guī)模是XCS10的5倍，速度等級(jí)為4級(jí)，采用FTBGA256腳封裝，適用溫度范圍為商用級(jí)(0℃～85℃)。XC6VLX240T-1FFG1156C：Virtex-6LX系列FPGA，典型邏輯規(guī)模是240?k個(gè)，速度等級(jí)為1級(jí)，采用1156腳封裝，適用溫度范圍為商用級(jí)(0℃～85℃)。2.2FPGA主流設(shè)計(jì)技術(shù)及發(fā)展趨勢(shì)2.2.1FPGA主流設(shè)計(jì)技術(shù)1．可編程技術(shù)可編程技術(shù)是FPGA的核心，采用不同類(lèi)型的存儲(chǔ)器實(shí)現(xiàn)可編程功能對(duì)FPGA器件的結(jié)構(gòu)和性能有著巨大的影響。SRAM使用標(biāo)準(zhǔn)CMOS工藝設(shè)計(jì)加工，在FPGA中應(yīng)用最為廣泛；Flash/E2PROM可編程技術(shù)和反熔絲結(jié)構(gòu)具有其獨(dú)特的優(yōu)點(diǎn)。下面將分別介紹這3種可編程技術(shù)，分析其優(yōu)劣勢(shì)。

（1）SRAM編程技術(shù)。最基本的5管SRAM單元結(jié)構(gòu)如圖2.1所示，通過(guò)傳輸管控制存儲(chǔ)信息的讀寫(xiě)。當(dāng)傳輸管導(dǎo)通時(shí)，SRAM單元內(nèi)存儲(chǔ)的信息可由數(shù)據(jù)端讀取或改寫(xiě)；當(dāng)傳輸管截止時(shí)，存儲(chǔ)的信息被首尾相連的兩個(gè)反相器鎖定，由Q和Q'端輸出。理論上，SARM單元可被配置無(wú)數(shù)次。圖2.15管SRAM單元結(jié)構(gòu)圖FPGA中的SRAM單元主要實(shí)現(xiàn)以下功能：作為多路開(kāi)關(guān)、交叉開(kāi)關(guān)、互連通道等可編程結(jié)構(gòu)的控制端，對(duì)信號(hào)的傳輸路徑進(jìn)行編程；對(duì)片內(nèi)相對(duì)獨(dú)立的邏輯功能模塊(如可編程觸發(fā)器、用戶(hù)可編程I/O)進(jìn)行配置；作為查找表(LookUp-Table，LUT)的存儲(chǔ)單元，用來(lái)實(shí)現(xiàn)FPGA的邏輯功能；使用SRAM存儲(chǔ)陣列作為嵌入式存儲(chǔ)器，實(shí)現(xiàn)復(fù)雜的數(shù)字信號(hào)處理和存儲(chǔ)功能。

基于SRAM單元的可編程技術(shù)存在的問(wèn)題：①

斷電后，SRAM存儲(chǔ)的信息將全部丟失；②

上電復(fù)位后，配置信息需從外部存儲(chǔ)器寫(xiě)入器件，配置信息有可能被截??；③SRAM單元用來(lái)控制傳輸管的導(dǎo)通或截止，對(duì)FPGA內(nèi)的信號(hào)傳輸路徑進(jìn)行編程，傳輸管并不是一種理想開(kāi)關(guān)元件，對(duì)信號(hào)傳輸會(huì)帶來(lái)相當(dāng)大的阻性和容性負(fù)載，降低信號(hào)完整性。

（2）Flash/E2PROM編程技術(shù)。Flash和E2PROM存儲(chǔ)結(jié)構(gòu)都具有非易失性的特點(diǎn)，即使關(guān)閉電源，內(nèi)部的存儲(chǔ)信息也不會(huì)丟失。Flash存儲(chǔ)單元取消了E2PROM隧道型存儲(chǔ)單元的選擇管，結(jié)構(gòu)更簡(jiǎn)單有效，可通過(guò)一個(gè)信號(hào)一次性擦除一個(gè)區(qū)域的存儲(chǔ)信息，集成密度更高。

Flash和E2PROM存儲(chǔ)結(jié)構(gòu)圖如圖2.2所示。圖2.2Flash和E2PROM存儲(chǔ)結(jié)構(gòu)圖與SRAM相比，F(xiàn)lash結(jié)合了非易失性和可重復(fù)編程的特點(diǎn)，上電后無(wú)需配置時(shí)間。用Flash結(jié)構(gòu)替代FPGA中的5管或6管SRAM存儲(chǔ)單元，可大大減少晶體管數(shù)量，降低靜態(tài)功耗，整個(gè)器件的靜態(tài)電流可低至微安量級(jí)?；贔lash結(jié)構(gòu)的FPGA具有其自身局限性：①Flash存儲(chǔ)單元擦寫(xiě)壽命是有限的，這對(duì)于大多數(shù)FPGA開(kāi)發(fā)應(yīng)用來(lái)說(shuō)是遠(yuǎn)遠(yuǎn)不夠的；②Flash結(jié)構(gòu)需要特殊的半導(dǎo)體工藝，無(wú)法在第一時(shí)間應(yīng)用最新工藝技術(shù)，器件規(guī)模和密度也遠(yuǎn)低于基于SARM可編程技術(shù)的FPGA；③

同樣具有傳輸管帶來(lái)的信號(hào)完整性問(wèn)題。

（3）反熔絲編程技術(shù)。反熔絲結(jié)構(gòu)在編程之前通常是開(kāi)路的，通過(guò)編程，使反熔絲結(jié)構(gòu)局部的小區(qū)域內(nèi)具有相當(dāng)高的電流密度，瞬間產(chǎn)生巨大的熱功耗，將薄絕緣層介質(zhì)融化形成永久性通路。反熔絲結(jié)構(gòu)有兩種，如圖2.3所示。兩種結(jié)構(gòu)相比，M2M技術(shù)采用無(wú)源結(jié)構(gòu)，具有更低編程電壓和更小的電阻(20-100Ω)，是目前主流反熔絲工藝。圖2.3反熔絲結(jié)構(gòu)圖采用反熔絲結(jié)構(gòu)的FPGA具有非易失性，版圖面積小，信號(hào)傳輸路徑具有較小寄生電阻和電容，可上電后直接使用，信息安全性高等優(yōu)點(diǎn)。由于不能重復(fù)編程，就沒(méi)有系統(tǒng)級(jí)相關(guān)配置電路，相對(duì)其他兩種編程方式，開(kāi)發(fā)成本更低。反熔絲技術(shù)的局限性非常明顯：①

無(wú)法重復(fù)編程，不適用于新產(chǎn)品開(kāi)發(fā)；②

一次性編程不利于器件可靠性檢測(cè)，編程后器件良率低于另外兩種技術(shù)；③

在不同工藝下，反熔絲材料的電性能具有相當(dāng)大差異，在最新工藝節(jié)點(diǎn)下實(shí)現(xiàn)反熔絲結(jié)構(gòu)非常困難。FPGA中邏輯模塊的主要功能是為數(shù)字系統(tǒng)提供最基本的邏輯運(yùn)算操作和數(shù)據(jù)存儲(chǔ)功能，研究者們?cè)?jīng)提出過(guò)多種結(jié)構(gòu)：基于傳輸管、與非門(mén)、多路開(kāi)關(guān)(MUX)、查找表和多輸入門(mén)陣列等。綜合考慮功能、版圖面積、速度和功耗等因素，目前FPGA中普遍采用的是基于LUT結(jié)構(gòu)和基于MUX結(jié)構(gòu)的邏輯模塊?；贚UT結(jié)構(gòu)的邏輯模塊主要應(yīng)用于SRAM存儲(chǔ)結(jié)構(gòu)的FPGA，基于MUX結(jié)構(gòu)的邏輯模塊主要應(yīng)用于反熔絲和Flash存儲(chǔ)結(jié)構(gòu)的FPGA。2．邏輯模塊結(jié)構(gòu)

LUT可被認(rèn)為是一個(gè)具有1位輸出端的存儲(chǔ)器陣列，存儲(chǔ)器的地址線(xiàn)就是LUT的輸入信號(hào)線(xiàn)。在FPGA中，LUT通常由SRAM實(shí)現(xiàn)，用戶(hù)將邏輯功能的真值表通過(guò)編程的方式寫(xiě)入LUT中，可實(shí)現(xiàn)任意K輸入的組合邏輯。FPGA中的基本邏輯單元(BLE)由多輸入的LUT組成，用以實(shí)現(xiàn)用戶(hù)的邏輯功能。一個(gè)可行的提高FPGA邏輯密度的方法是將多個(gè)BLE組成一列，構(gòu)成邏輯模塊(Cluster)，如圖2.4所示，在一個(gè)邏輯模塊中共具有N個(gè)BLE，所有的LUT的輸入端連接到的局部互連總線(xiàn)，整個(gè)邏輯模塊通過(guò)局部互連總線(xiàn)與其他邏輯模塊傳輸信號(hào)?；贛UX結(jié)構(gòu)的邏輯模塊通過(guò)對(duì)一個(gè)2輸入MUX的輸入端和信號(hào)選擇端進(jìn)行控制，可實(shí)現(xiàn)多種邏輯功能。一般來(lái)說(shuō)，基于MUX結(jié)構(gòu)邏輯模塊的FPGA產(chǎn)品具有細(xì)顆粒度的特點(diǎn)，由于其布線(xiàn)的靈活性，其資源利用率相當(dāng)高，但器件的規(guī)模和密度要遠(yuǎn)遠(yuǎn)小于基于LUT結(jié)構(gòu)的FPGA。圖2.4邏輯模塊構(gòu)成示意圖

互連結(jié)構(gòu)為FPGA中邏輯模塊之間、邏輯模塊與I/O模塊之間提供可編程的信號(hào)通路。在FPGA的發(fā)展歷史上，出現(xiàn)過(guò)多種互連結(jié)構(gòu)：通道型互連結(jié)構(gòu)(Channel-StyleRoutingArchitecture)、層次化互連結(jié)構(gòu)(HierarchicalRoutingArchitecture)和孤島型互連結(jié)構(gòu)(Island-StyleRoutingArchitecture)。

通道型互連結(jié)構(gòu)如圖2.5所示：水平通道在橫軸方向上穿越整個(gè)芯片，提供水平信號(hào)通路；垂直通道在縱軸方向上為邏輯模塊的輸入和輸出信號(hào)提供通路，或?yàn)樘幱诓煌瑢拥乃酵ǖ乐g提供信號(hào)通路；水平和垂直通道間通過(guò)交叉開(kāi)關(guān)進(jìn)行信號(hào)傳遞。這種互連結(jié)構(gòu)在通道交叉點(diǎn)處需要大量交叉開(kāi)關(guān)進(jìn)行信號(hào)路由。3．互連結(jié)構(gòu)

層次化的互連結(jié)構(gòu)，就是將整個(gè)FPGA的全局互連結(jié)構(gòu)按層次來(lái)進(jìn)行劃分。如圖2.6所示，只有最底層的互連線(xiàn)段與邏輯模塊直接相連，版圖上位置靠近的底層互連線(xiàn)段組成局部數(shù)據(jù)通道，并通過(guò)更高層的互連線(xiàn)段進(jìn)行連接，而頂層的數(shù)據(jù)通道具有最大寬度和數(shù)據(jù)吞吐能力，作為最主要的數(shù)據(jù)傳輸路徑。這樣，各層次的互連結(jié)構(gòu)具有可預(yù)測(cè)的延時(shí)特性，理想狀態(tài)下同一個(gè)層次中的每根互連線(xiàn)段延時(shí)都是一樣的。

這種層次化互連結(jié)構(gòu)具有很大的局限性：每根互連線(xiàn)段的延時(shí)在理論上都是相等的，用戶(hù)無(wú)法通過(guò)改變信號(hào)路由調(diào)整時(shí)序電路中關(guān)鍵路徑的延時(shí)。由于存在工藝偏差，實(shí)際每根線(xiàn)段的阻容參數(shù)總會(huì)存在差異，也就引起數(shù)據(jù)通道間延時(shí)的相對(duì)差別，使大規(guī)模時(shí)序邏輯電路的設(shè)計(jì)變得非常困難和復(fù)雜。商業(yè)FPGA逐漸放棄了層次化互連結(jié)構(gòu)，而大多采用孤島型互連結(jié)構(gòu)。圖2.5FPGA通道型互連結(jié)構(gòu)示意圖

圖2.6層次化互連結(jié)構(gòu)示意圖

孤島型互連結(jié)構(gòu)是目前FPGA中使用最為廣泛的，其結(jié)構(gòu)示意圖如圖2.7所示。這種結(jié)構(gòu)大多具有以下特點(diǎn)：多個(gè)完全相同的邏輯模塊組成一個(gè)陣列，用以實(shí)現(xiàn)邏輯功能；每個(gè)邏輯模塊在上下左右4邊都具有輸入/輸出端口，通過(guò)連接模塊(connectionblock)與數(shù)據(jù)通道進(jìn)行信號(hào)傳遞；數(shù)據(jù)通道具有不同長(zhǎng)度的互連線(xiàn)段，并且交錯(cuò)排布，經(jīng)過(guò)多個(gè)邏輯模塊，每個(gè)邏輯模塊都可連接到不同互連線(xiàn)段的起點(diǎn)和終點(diǎn)；數(shù)據(jù)通道之間通過(guò)交叉開(kāi)關(guān)(switchblock)進(jìn)行信號(hào)傳遞。

由于孤島型互連結(jié)構(gòu)中的數(shù)據(jù)通道采用了具有不同長(zhǎng)度的互連線(xiàn)段，使FPGA在信號(hào)延時(shí)、布通率、布線(xiàn)靈活程度和布線(xiàn)資源的利用率上較采用固定長(zhǎng)度的互連結(jié)構(gòu)都有很大提高。短線(xiàn)段用來(lái)滿(mǎn)足相鄰邏輯模塊之間較小延時(shí)的傳輸要求，長(zhǎng)線(xiàn)段則用來(lái)在距離較遠(yuǎn)的邏輯模塊之間傳遞信號(hào)。數(shù)據(jù)通道的互連線(xiàn)段采用何種長(zhǎng)度的組合才是最優(yōu)設(shè)計(jì)，一些研究證明，采用大量中等長(zhǎng)度的互連線(xiàn)段，通常為4-6個(gè)邏輯模塊長(zhǎng)度，可有效提高電路的速度和布通率，如圖2.8所示。圖2.7孤島型互連結(jié)構(gòu)示意圖圖2.8互連線(xiàn)長(zhǎng)與面積和延時(shí)特性的關(guān)系

在過(guò)去若干年中出現(xiàn)了多種不同的交叉開(kāi)關(guān)設(shè)計(jì)，其中最典型的如圖2.9所示。不相交（disjoint）型早期被廣泛采用，信號(hào)經(jīng)過(guò)不相交型交叉開(kāi)關(guān)后，輸入和輸出的互連線(xiàn)段編號(hào)沒(méi)有改變，即不相交型交叉開(kāi)關(guān)無(wú)法在不同編號(hào)的互連線(xiàn)段之間進(jìn)行信號(hào)傳遞，降低了布線(xiàn)的靈活性。

通用（universal）型和威爾頓（Wilton）型對(duì)此進(jìn)行了改進(jìn)，對(duì)固定長(zhǎng)度的數(shù)據(jù)通道來(lái)說(shuō)，這兩種結(jié)構(gòu)與不相交相比，使用了相同晶體管數(shù)，卻提供了不同編號(hào)的互連線(xiàn)段之間的信號(hào)傳遞，大大提高了布線(xiàn)的靈活程度。圖2.9不同的交叉開(kāi)關(guān)結(jié)構(gòu)

在深亞微米制造工藝下，F(xiàn)PGA器件的密度和速度不斷攀升，片上集成功能更加復(fù)雜，靜態(tài)功耗也在不斷增加，傳輸線(xiàn)延時(shí)已大大超過(guò)單元電路的門(mén)延時(shí)，這些因素對(duì)傳統(tǒng)半導(dǎo)體設(shè)計(jì)技術(shù)帶來(lái)了巨大的挑戰(zhàn)。

（1）器件的良率。FPGA密度和速度的不斷提高，納米級(jí)的加工而帶來(lái)的生產(chǎn)良率的問(wèn)題變得不容忽視。半導(dǎo)體制造工藝造成的影響來(lái)自多種原因。為了解決工藝所導(dǎo)致的性能偏離問(wèn)題，必須在設(shè)計(jì)中引入新的方法和流程，以減小這種不穩(wěn)定性對(duì)器件生產(chǎn)良率的影響。1．深亞微米工藝下半導(dǎo)體設(shè)計(jì)所面臨的挑戰(zhàn)2.2.2FPGA前沿設(shè)計(jì)技術(shù)與未來(lái)發(fā)展趨勢(shì)

（2）功耗。半導(dǎo)體器件中的功耗包含兩種：靜態(tài)功耗和動(dòng)態(tài)功耗。靜態(tài)功耗是指由器件中所有晶體管的漏電流引起的功耗，靜態(tài)功耗問(wèn)題隨著工藝節(jié)點(diǎn)的進(jìn)步變得越來(lái)越嚴(yán)峻。

動(dòng)態(tài)功耗是由器件內(nèi)部容性負(fù)載充放電所產(chǎn)生的。隨著工藝節(jié)點(diǎn)的進(jìn)步，由于FPGA的密度和容量在不斷擴(kuò)大，時(shí)鐘頻率不斷提高，整個(gè)器件的動(dòng)態(tài)功耗仍是需要考慮的重要問(wèn)題。

（3）互連線(xiàn)延時(shí)。由于在納米級(jí)工藝下，邏輯設(shè)計(jì)則必須結(jié)合物理特性才能精確給出時(shí)延、功耗、可布性、面積等，使得設(shè)計(jì)中前后端延時(shí)的偏差越來(lái)越大，互連線(xiàn)變成時(shí)延主要因素。同時(shí)，互連線(xiàn)的最小寬度和間距不斷減小，使生產(chǎn)后的器件性能波動(dòng)范圍也越來(lái)越大，成為限制芯片性能的瓶頸。在這種超大規(guī)模的系統(tǒng)級(jí)芯片中實(shí)現(xiàn)高速信號(hào)的傳輸以滿(mǎn)足時(shí)序要求、實(shí)現(xiàn)一個(gè)低抖動(dòng)和偏差的時(shí)鐘樹(shù)結(jié)構(gòu)，成為目前FPGA設(shè)計(jì)所需考慮的首要問(wèn)題。

（4）信號(hào)完整性

高速信號(hào)帶來(lái)的電磁兼容(EMI)問(wèn)題也越來(lái)越突出：隨著金屬線(xiàn)寬和間距的不斷減小，互連線(xiàn)之間的串?dāng)_現(xiàn)象更加嚴(yán)重，交叉耦合電容、耦合電感、IR壓降、信號(hào)反射等現(xiàn)象帶來(lái)的影響都可能是致命的。信號(hào)完整性問(wèn)題對(duì)EDA工具提出了更多的挑戰(zhàn)，對(duì)于芯片設(shè)計(jì)者，IP廠(chǎng)商，半導(dǎo)體加工廠(chǎng)等也提出了更為嚴(yán)格的要求。

（5）可測(cè)性設(shè)計(jì)。測(cè)試在集成電路設(shè)計(jì)中所占的比重越來(lái)越大，F(xiàn)PGA本身復(fù)雜的通道結(jié)構(gòu)特點(diǎn)決定了其測(cè)試的復(fù)雜度。此外，主流商用FPGA器件中大量復(fù)用IP模塊，而這些預(yù)先設(shè)計(jì)好的IP模塊會(huì)影響片上系統(tǒng)的測(cè)試，所以要求設(shè)計(jì)者在設(shè)計(jì)前期從整體上考慮驗(yàn)證和測(cè)試技術(shù)的實(shí)施，并尋找能使用較少測(cè)試矢量覆蓋更多芯片故障的方法。

1）FPGA器件向高密度、高性能方向發(fā)展FPGA由最初的64個(gè)邏輯單元和58個(gè)可編程I/O的規(guī)模，發(fā)展到現(xiàn)有758784個(gè)邏輯單元，1200個(gè)可編程I/O的規(guī)模。同時(shí)，F(xiàn)PGA中LUT表的規(guī)模也呈現(xiàn)出不斷增大的趨勢(shì)。Xilinx公司早期推出的XC3000系列，采用一個(gè)5輸入的LUT結(jié)構(gòu)。在后來(lái)很長(zhǎng)一段時(shí)間內(nèi)，各大FPGA公司推出的產(chǎn)品都采用了4輸入LUT的結(jié)構(gòu)，這個(gè)選擇可看作是性能和面積的折衷?；赟RAM存儲(chǔ)單元的FPGA產(chǎn)品，逐漸采用了邏輯模塊陣列和局部互連總線(xiàn)的架構(gòu)，整體規(guī)模也由最初的細(xì)顆粒度向粗顆粒度轉(zhuǎn)變。在最新的FPGA產(chǎn)品中，又重新出現(xiàn)了多輸入LUT結(jié)構(gòu)的基本邏輯單元。采用多輸入的LUT結(jié)構(gòu)作為基本邏輯單元，已經(jīng)成為FPGA發(fā)展的主流趨勢(shì)。2．基于傳統(tǒng)設(shè)計(jì)技術(shù)的FPGA發(fā)展趨勢(shì)2）片上集成資源不斷豐富

隨著半導(dǎo)體技術(shù)的進(jìn)步，各大廠(chǎng)商在不斷地?cái)U(kuò)充FPGA片上集成資源，包括嵌入式處理器、可編程存儲(chǔ)器、高速收發(fā)器、嵌入式邏輯分析儀、復(fù)雜數(shù)字信號(hào)處理模塊等，這些片上集成資源都經(jīng)過(guò)FPGA設(shè)計(jì)廠(chǎng)商的驗(yàn)證和優(yōu)化，可確保其功能和性能。

目前主流FPGA可通過(guò)配置在片內(nèi)實(shí)現(xiàn)軟核處理器，或直接在FPGA中集成硬核處理器。集成軟核還是硬核取決于對(duì)系統(tǒng)的性能、功能、應(yīng)用和可重構(gòu)性的平衡考慮。硬核處理器一般作為獨(dú)立的專(zhuān)用模塊集成于FPGA中，與軟核相比具有更高的性能，但在可重構(gòu)性和靈活性上有所不足。

在FPGA中實(shí)現(xiàn)軟核處理器具有較大的優(yōu)勢(shì)，其靈活的總線(xiàn)結(jié)構(gòu)、可擴(kuò)展性、并行處理能力等都是硬核處理器無(wú)法比擬的，用戶(hù)可根據(jù)具體設(shè)計(jì)的需要靈活配置軟核處理器，選擇外圍IP模塊，還可以通過(guò)編程使用多個(gè)處理器實(shí)現(xiàn)并行運(yùn)算。

在FPGA中嵌入可編程的低功耗、高速收發(fā)器成為目前主流FPGA的發(fā)展趨勢(shì)。

隨著FPGA器件的規(guī)模和復(fù)雜程度的不斷增加，其設(shè)計(jì)和調(diào)試工作日益復(fù)雜，設(shè)計(jì)者們提出利用FPGA的資源實(shí)現(xiàn)嵌入式邏輯分析儀對(duì)系統(tǒng)進(jìn)行調(diào)試。嵌入式邏輯分析儀通常在FPGA中以軟核的形式實(shí)現(xiàn)，其構(gòu)成如圖2.10所示。

相對(duì)于傳統(tǒng)邏輯分析儀，嵌入式邏輯分析儀具有極大的優(yōu)勢(shì)：無(wú)需進(jìn)行任何的外部探測(cè)或修改便可獲取設(shè)計(jì)中任意的內(nèi)部節(jié)點(diǎn)或I/O引腳的狀態(tài)，在整個(gè)設(shè)計(jì)過(guò)程中以零成本和系統(tǒng)級(jí)的速度實(shí)時(shí)捕獲和顯示FPGA中的信號(hào)，對(duì)系統(tǒng)進(jìn)行觀(guān)測(cè)和調(diào)試。圖2.10嵌入式邏輯分析儀原理圖3）低功耗成為FPGA的設(shè)計(jì)目標(biāo)

為了降低功率消耗，電路設(shè)計(jì)者們提出多種解決方案：采用冗余的SRAM位控制多輸入MUX，將不使用的MUX信號(hào)通路關(guān)閉，降低動(dòng)態(tài)功耗；對(duì)晶體管采用不同的體偏置，改善亞閾值翻轉(zhuǎn)漏電流現(xiàn)象，降低靜態(tài)功耗；在速度不關(guān)鍵的路徑，采用晶體管堆疊的電路結(jié)構(gòu)，降低靜態(tài)功耗等。

在FPGA設(shè)計(jì)的綜合和布局布線(xiàn)過(guò)程中，主流EDA軟件可通過(guò)多種

手段對(duì)電路進(jìn)行優(yōu)化，以降低動(dòng)態(tài)功耗：合理規(guī)劃邏輯模塊布局，選擇合適的邏輯輸入，降低邏輯模塊總面積和連線(xiàn)要求，降低布線(xiàn)的動(dòng)態(tài)功耗；修改布局，降低時(shí)鐘功耗；對(duì)時(shí)序不重要的數(shù)據(jù)信號(hào)進(jìn)行布線(xiàn)時(shí)，可降低其速率以減小動(dòng)態(tài)功耗。

目前主流FPGA產(chǎn)品還普遍提供了功耗分析工具，可根據(jù)器件類(lèi)型、封裝類(lèi)型、工作條件以及器件的使用情況來(lái)進(jìn)行早期的功耗估算。1）基于異步電路的FPGA

隨著FPGA密度增大、電路復(fù)雜度的提高，互連線(xiàn)延時(shí)帶來(lái)的影響越來(lái)越明顯，同步設(shè)計(jì)中時(shí)鐘的偏移問(wèn)題變得難以處理，時(shí)序收斂成為首要問(wèn)題。此外，全局時(shí)鐘分布帶來(lái)的功耗問(wèn)題也限制FPGA的速度進(jìn)一步提高。為解決上述問(wèn)題，研究者們提出采用異步電路技術(shù)來(lái)提高FPGA的性能。異步電路的概念最早在上世紀(jì)50年代就被提出，具有非常顯著的優(yōu)勢(shì)：①

異步電路的模塊化特性突出，在設(shè)計(jì)復(fù)雜電路時(shí)具有內(nèi)在的靈活性；②

對(duì)信號(hào)的延遲不敏感，可避免同步電路帶來(lái)的時(shí)鐘偏移問(wèn)題；③

異步電路的性能由電路的平均延遲決定，有潛在的高性能特性；④

異步電路主要由數(shù)據(jù)驅(qū)動(dòng)，具有低功耗的特性；⑤

異步電路的輻射頻譜含能量少且分散性好，有電磁兼容性好的優(yōu)點(diǎn)。Hauck基于同步FPGA結(jié)構(gòu)的基礎(chǔ)，最早提出了異步FPGA設(shè)計(jì)的概念，但直到2008年，F(xiàn)PGA領(lǐng)域的初創(chuàng)公司Achronix才推出了號(hào)稱(chēng)業(yè)內(nèi)第一款基于異步電路設(shè)計(jì)技術(shù)的商用FPGA產(chǎn)品。3．未來(lái)FPGA設(shè)計(jì)技術(shù)的關(guān)注熱點(diǎn)2）基于3-D集成技術(shù)的FPGA

隨著FPGA規(guī)模的增大，互連線(xiàn)長(zhǎng)度和寄生效應(yīng)逐漸成為限制FPGA性能的瓶頸。為解決這一問(wèn)題，有設(shè)計(jì)者提出使用3-D集成技術(shù)可以有效減小FPGA中20％－40％的互連線(xiàn)長(zhǎng)度，簡(jiǎn)化互連資源的結(jié)構(gòu)，減小FPGA芯片的面積，改善器件性能。

傳統(tǒng)的2-D芯片設(shè)計(jì)技術(shù)中，所有有源器件都處于同一個(gè)平面上，器件與器件之間通過(guò)不同層的金屬互連線(xiàn)進(jìn)行連接，而3-D集成技術(shù)通過(guò)堆疊的方式，使有源器件可以處于不同高度的平面內(nèi)，通過(guò)垂直方向上的金屬互連線(xiàn)進(jìn)行連接。在實(shí)現(xiàn)3-D集成技術(shù)的方案中，waferbonding被認(rèn)為是最有前途的技術(shù)，它有兩種堆疊方式，如圖2.11所示。圖2.11waferbonding的兩種堆疊方式3-DFPGA的交叉開(kāi)關(guān)模塊簡(jiǎn)單的原理如圖2.12所示，3-D交叉開(kāi)關(guān)與普通2-D交叉開(kāi)關(guān)不同，在6個(gè)方向上與附近的邏輯模塊互連，而不是2-DFPGA的4個(gè)方向。關(guān)于3-D交叉開(kāi)關(guān)的具體結(jié)構(gòu)，可參考有關(guān)文獻(xiàn)。

盡管3-DFPGA技術(shù)與傳統(tǒng)2-D結(jié)構(gòu)FPGA相比在面積、性能和功耗等方面具有優(yōu)勢(shì)，但堆疊的3-D結(jié)構(gòu)增大了單位面積上的功耗，不利于散熱，使器件的結(jié)溫更高?？朔姆椒ò▏L試通過(guò)改變封裝形式，加入分布式溫度傳感器對(duì)結(jié)溫進(jìn)行監(jiān)控，改善芯片布局等。圖2.123-DFPGA交叉開(kāi)關(guān)示意圖

（1）碳納米管交叉開(kāi)關(guān)結(jié)構(gòu)。為解決FPGA功耗增大的問(wèn)題，一些研究人員探討將碳納米管(CNT)的微機(jī)械結(jié)構(gòu)用于FPGA中的交叉開(kāi)關(guān)矩陣：圖2.13是由3個(gè)CNT構(gòu)成的納米繼電器結(jié)構(gòu)。但是這種結(jié)構(gòu)導(dǎo)致水平方向上的CNT加工難度變大，同時(shí)由于依靠碳納米管的接觸導(dǎo)電進(jìn)行數(shù)據(jù)信號(hào)的傳遞，其電阻較大，勢(shì)必影響高速信號(hào)的傳輸。由此，基于半導(dǎo)體CVD工藝，垂直方向的碳納米繼電器結(jié)構(gòu)被提出，如圖2.14所示。由一個(gè)CNT和兩個(gè)接觸點(diǎn)構(gòu)成，通過(guò)施加電壓使CNT與不同的接觸點(diǎn)吸附實(shí)現(xiàn)可編程的目的。同樣由于范德華力的存在，這種結(jié)構(gòu)在除去外接電壓后，碳納米管與接觸點(diǎn)依然保持吸附。

這種結(jié)構(gòu)便于加工，但其通路電阻仍然較大，約為6.5k?。針對(duì)這一問(wèn)題，有文獻(xiàn)提出了一種使用垂直碳納米繼電器結(jié)構(gòu)作為FPGA交叉開(kāi)關(guān)的方法。3）基于新型半導(dǎo)體結(jié)構(gòu)的FPGA圖2.13水平方向碳納米繼電器結(jié)構(gòu)示意圖

圖2.14垂直方向碳納米繼電器結(jié)構(gòu)

（2）憶阻器結(jié)構(gòu)。憶阻器的概念最早由加州大學(xué)伯克利分校蔡少棠教授(LeonChua)于1971年提出，他從理論上大膽預(yù)測(cè)：除電阻、電容和電感外，存在第4種基本無(wú)源器件——憶阻器。其基本特性是，在其兩端通過(guò)施加不同方向、不同大小的電壓能夠改變其阻值，并且在切斷電源后，其阻值仍保持最后狀態(tài)。如果利用其不同阻值代表數(shù)字信號(hào)，憶阻器將是一種理想的無(wú)源非易失性存儲(chǔ)器。2008年3月，惠普實(shí)驗(yàn)室的研究人員證明了憶阻器的存在，并在納米級(jí)實(shí)現(xiàn)了二氧化鈦薄膜結(jié)構(gòu)的憶阻器。2008年11月，惠普實(shí)驗(yàn)室在會(huì)議上展示了首個(gè)使用憶阻器作為存儲(chǔ)單元的3-DFPGA芯片。

憶阻器的出現(xiàn)無(wú)疑具有劃時(shí)代的意義。從理論上說(shuō)，無(wú)源憶阻一旦替代SRAM存儲(chǔ)單元，能夠有效降低FPGA中晶體管的數(shù)量和功耗，提高器件的密度，同時(shí)兼有可重構(gòu)性和非易失性。預(yù)計(jì)在未來(lái)幾年后，才可能會(huì)有憶阻器存儲(chǔ)元件進(jìn)入商業(yè)應(yīng)用領(lǐng)域。2.3Lattice公司的CPLD和FPGA器件2.3.1Lattice公司的CPLD和FPGA概述1．CLPD器件概述Lattice公司始建于1983年，是最早推出PLD的公司之一，GAL器件是其成功推出并得到廣泛應(yīng)用的PLD產(chǎn)品。20世紀(jì)80年代末，Lattice公司提出了ISP（在系統(tǒng)可編程）的概念，并首次推出了CPLD器件，其后，將ISP與其擁有的先進(jìn)的EECMOS技術(shù)相結(jié)合，推出了一系列具有ISP功能的CPLD器件，使CPLD器件的應(yīng)用領(lǐng)域又有了巨大的擴(kuò)展。Lattice公司的CPLD器件主要有ispLSI系列、ispMACH系列、ispXPLD系列，現(xiàn)在主流產(chǎn)品是ispMACH系列和ispXPLD系列。這些系列產(chǎn)品的特點(diǎn)及應(yīng)用場(chǎng)所詳見(jiàn)教材，有關(guān)參數(shù)見(jiàn)表2.1—2.2。表2.1ispMACH4000V/B/C系列CPLD主要參數(shù)表2.2ispXPLD5000MXCPLD主要參數(shù)

2．FPGA器件概述Lattice公司的FPGA器件主要有EC/ECP（含S系列）系列、ECP2/M（含S系列）系列、ECP3系列、SC/M系列、XP/XP2系列、MachXO系列和ispXPGA系列。其中，ispXPGA系列是最早采用ispXP技術(shù)的FPGA器件，EC/ECP等是經(jīng)濟(jì)型FPGA器件，XP/XP2系列是將EC/ECP2系列FPGA和低成本的130nm/90nmFlash技術(shù)合成在單個(gè)芯片上的非易失性FPGA。SC/M系列是其最高性能FPGA產(chǎn)品，該系列根據(jù)當(dāng)今基于連結(jié)的高速系統(tǒng)的要求而設(shè)計(jì)，推出了針對(duì)諸如以太網(wǎng)、PCIExpress、SPI4.2以及高速存儲(chǔ)控制器等高吞吐量標(biāo)準(zhǔn)的最佳解決方案。另外，Lattice公司還推出了集成ASIC宏單元和FPGA門(mén)于同一片芯片的產(chǎn)品，將該技術(shù)稱(chēng)為單片現(xiàn)場(chǎng)可編程系統(tǒng)（FPSC）。這些系列產(chǎn)品的特點(diǎn)及應(yīng)用場(chǎng)所詳見(jiàn)教材，有關(guān)參數(shù)見(jiàn)表2.3。2.3.2ispMACH系列CPLD結(jié)構(gòu)圖2.15ispMACH4000功能塊框圖

ispMACH4000系列器件由全局布線(xiàn)區(qū)（GRP），通用邏輯塊(GLB)，輸出布線(xiàn)區(qū)(ORP)及I/O塊組成，如圖2.10所示。它可提供從2個(gè)GLB的ispMACH4032到32個(gè)GLB的ispMACH4512多種器件。每個(gè)GLB由可編程與陣列（從GRP來(lái)的36個(gè)輸入和83個(gè)輸出乘積項(xiàng)）,邏輯分配器,16個(gè)宏單元和GLB時(shí)鐘發(fā)生器組成。每個(gè)與陣列有36個(gè)輸入，83個(gè)乘積項(xiàng)輸出。圖2.16是GLB結(jié)構(gòu)框圖，圖2.17是可編程與陣列Andarray，圖2.18是邏輯宏單元Macrocell結(jié)構(gòu)圖，圖2.19是邏輯分配器結(jié)構(gòu)圖，圖2.20是輸入輸出（I/O）單元結(jié)構(gòu)圖。圖2.16通用邏輯塊GLB結(jié)構(gòu)框圖圖2.17可編程與陣列(AndArray)圖2.18邏輯宏單元Macrocell結(jié)構(gòu)圖圖2.19邏輯分配器結(jié)構(gòu)圖圖2.20輸入輸出(I/O)單元結(jié)構(gòu)圖2.3.3EC/ECP系列FPGA結(jié)構(gòu)1．器件的總體結(jié)構(gòu)LatticeECP?-DSP和LatticeEC?器件的中間是邏輯塊陣列，器件的四周是可編程I/O單元（ProgramI/OCell，簡(jiǎn)稱(chēng)PIC）。在邏輯塊的行之間分布著嵌入式RAM塊（sysMEMEmbeddedBlockRAM，簡(jiǎn)稱(chēng)EBR）。對(duì)于LatticeECP-DSP器件而言，它還有額外的由DSP塊組成的行。LatticeECP-DSP的結(jié)構(gòu)如圖2.21所示。LatticeEC的結(jié)構(gòu)與LatticeECP-DSP的結(jié)構(gòu)基本相同，主要區(qū)別就是沒(méi)有sysDSPBlock。圖2.21簡(jiǎn)化的LatticeECP-DSP器件總體結(jié)構(gòu)圖器件中有兩種邏輯塊：可編程功能單元（ProgrammableFunctionUnit，簡(jiǎn)稱(chēng)PFU）；無(wú)RAM的可編程功能單元（ProgrammableFunctionUnitwithoutRAM，簡(jiǎn)稱(chēng)PFF）。PFU包含用于邏輯、算法、RAM/ROM和寄存器的積木塊。PFF包含用于邏輯、算法、ROM的積木塊。每個(gè)PIC塊含有兩個(gè)具有sysIO接口的PIO對(duì)。器件左邊和右邊的PIO對(duì)可配置成LVDS發(fā)送、接收對(duì)，sysMEMEBR是大的專(zhuān)用快速存儲(chǔ)器塊，可用于配置成RAM或ROM。PFU、PFF、PIC和EBR塊以行和列的形式分布呈二維網(wǎng)格狀，如圖2.21所示。這些塊與水平的和垂直的布線(xiàn)資源相連。軟件的布局、布線(xiàn)功能會(huì)自動(dòng)地分配這些布線(xiàn)資源。系統(tǒng)時(shí)鐘鎖相環(huán)（PLL）在含有系統(tǒng)存儲(chǔ)器塊行的末端，這些PLL具有倍頻、分頻和相移功能，用于管理時(shí)鐘的相位關(guān)系。2．PFU和PFF塊LatticeECP/EC器件的核心是PFU和PFF。PFU可以通過(guò)編程實(shí)現(xiàn)邏輯、算法、分布式RAM、分布式ROM功能。PFF可以通過(guò)編程實(shí)現(xiàn)邏輯、算法、ROM功能。除非特別說(shuō)明，本文接下來(lái)不再區(qū)分PFU和PFF，都簡(jiǎn)稱(chēng)為PFU。每個(gè)PFU由4個(gè)互聯(lián)的slice（集成電路片）組成，如圖2.22所示。所有與PFU的互聯(lián)都來(lái)自布線(xiàn)區(qū)。每個(gè)PFU有53個(gè)輸入，25個(gè)輸出。在PFF中的slice可實(shí)現(xiàn)除RAM外的其余模式。每個(gè)slice有兩個(gè)LUT4查找表，其輸出送入兩個(gè)寄存器，這兩個(gè)寄存器可以通過(guò)編程成為觸發(fā)器或者鎖存器模式。LUT與相關(guān)的邏輯組合在一起可形成LUT5、LUT6、LUT7和LUT8。器件中的控制邏輯執(zhí)行Set/Reset功能（可編程為同步、異步模式）、時(shí)鐘選擇、片選和多種RAM/ROM功能。圖2.23為Slice的內(nèi)部邏輯示意圖。Slice內(nèi)的寄存器可配置成正/負(fù)和邊沿/電平時(shí)鐘。每個(gè)slice都能實(shí)現(xiàn)四種工作模式：邏輯、行波、RAM和ROM。圖2.22PFU的結(jié)構(gòu)圖2.23Slice的內(nèi)部邏輯示意圖3．sysDSP塊LatticeECP-DSP系列提供了一個(gè)非常適用于低成本、高性能數(shù)字信號(hào)處理(DSP)應(yīng)用的sysDSP塊。這些應(yīng)用中的典型功能是有限脈沖響應(yīng)（FIR）濾波器、快速傅立葉變換（FFT）功能、相關(guān)器以及Reed-Solomon/Turbo/Convolution編解碼器。這些復(fù)雜的信號(hào)處理功能采用諸如乘-加法器和乘-累加器等相似的積木塊。圖2.24是串行和并行DSP處理方法的比較。LatticeECP-DSP系列中的sysDSP塊支持9、18和36位數(shù)據(jù)寬度的四種功能單元。每個(gè)sysDSP塊中的資源經(jīng)過(guò)配置可支持下列四種功能單元：MULTsysDSP單元實(shí)現(xiàn)無(wú)加法或累加節(jié)點(diǎn)的乘法運(yùn)算，其結(jié)構(gòu)如圖2.25所示。MACsysDSP單元實(shí)現(xiàn)乘累加運(yùn)算，其結(jié)構(gòu)如圖2.26所示。MULTADDsysDSP單元實(shí)現(xiàn)乘加運(yùn)算，其結(jié)構(gòu)如圖2.27所示。MULTADDSUMsysDSP單元實(shí)現(xiàn)乘加與求和運(yùn)算，其結(jié)構(gòu)如圖2.28所示。圖2.24通用DSP和LatticeECP-DSP方法的比較圖2.25DSP塊中的乘法器單元（MULTsysDSP）單元圖2.26通用DSP和LatticeECP-DSP方法的比較圖2.27MULTADDsysDSP單元圖2.28MULTADDSUMsysDSP單元4．可編程I/O單元（PIC）每個(gè)PIC含有兩個(gè)連接至相關(guān)sysIO緩沖器的PIO，再連至焊盤(pán)PAD，如圖2.29所示。PIO塊提供輸出數(shù)據(jù)（DO）和三態(tài)控制信號(hào)（TO）至sysIO緩沖器，接收輸入數(shù)據(jù)亦來(lái)自緩沖器。兩個(gè)相鄰的PIO可組成一個(gè)差分I/O對(duì)，分別用T和C標(biāo)出。PIO內(nèi)含4個(gè)塊：輸入寄存器塊、輸出寄存器塊、三態(tài)寄存器塊和控制邏輯塊。這些塊含有寄存器用于單數(shù)據(jù)率（SDR）和雙數(shù)據(jù)率（DDR）運(yùn)行，且伴有必須的時(shí)鐘和選擇邏輯?？刂七壿媺K用于允許在PIO塊中使用的控制信號(hào)的選擇和修改。圖2.30為輸入寄存器塊的電路圖。圖2.31為輸出寄存器塊。圖2.32為三態(tài)寄存器塊。圖2.29可編程I/O單元的PIC結(jié)構(gòu)圖圖2.30輸入寄存器塊的電路圖2.31輸出寄存器塊電路圖圖2.32三態(tài)寄存器塊電路圖5．時(shí)鐘分布網(wǎng)絡(luò)LatticeECP/EC器件驅(qū)動(dòng)時(shí)鐘來(lái)自三個(gè)主時(shí)鐘源：PLL輸出、專(zhuān)用時(shí)鐘輸入和布線(xiàn)輸出。LatticeECP/EC器件有2至4個(gè)系統(tǒng)時(shí)鐘PLL，位于器件的左邊和右邊。總共有四個(gè)專(zhuān)用的時(shí)鐘輸入，其中器件的四邊各分布一個(gè)。圖2.33所示的是20個(gè)主時(shí)鐘源。系統(tǒng)時(shí)鐘鎖相環(huán)有綜合時(shí)鐘頻率的能力。圖2.34為系統(tǒng)時(shí)鐘鎖相環(huán)的方框圖。6．系統(tǒng)存儲(chǔ)器（sysMEMMemory）LatticeECP/EC器件含有若干個(gè)嵌入式RAM塊（EBR），EBR可組成9K位的RAM，并有專(zhuān)用輸入和輸出寄存器。系統(tǒng)存儲(chǔ)器塊可構(gòu)成單口、雙口以及準(zhǔn)雙口存儲(chǔ)器，每個(gè)塊可構(gòu)成不同的深度和寬度。圖2.33LatticeECP/EC器件的時(shí)鐘源圖2.34系統(tǒng)時(shí)鐘鎖相環(huán)的方框圖2.4Altera公司的CPLD和FPGA器件2.4.1Altera公司的CPLD和FPGA概述1．CLPD器件概述Altera公司的CPLD器件系列主要有FLASHlogic系列、Classic系列和MAX（MultipleArrayMatrix）系列。MAX系列包括MAX3000/5000/7000/9000等品種，集成度在幾百門(mén)至數(shù)萬(wàn)門(mén)之間，采用EPROM和EEPROM工藝，所有MAX7000/9000系列器件都支持ISP和JTAG邊界掃描測(cè)試功能。這些系列產(chǎn)品的特點(diǎn)及應(yīng)用場(chǎng)所詳見(jiàn)教材，有關(guān)參數(shù)見(jiàn)表2.4—2.5

。

2．FPGA器件概述Altera公司的FPGA器件系列產(chǎn)品按推出的先后順序有FLEX系列、APEX系列、ACEX系列和Stratix系列、Cyclone系列、Arria系列?，F(xiàn)在的主流產(chǎn)品是低檔的Cyclone系列、中檔的Arria系列和高檔的Stratix系列。這些系列產(chǎn)品的特點(diǎn)及應(yīng)用場(chǎng)所詳見(jiàn)教材，有關(guān)參數(shù)見(jiàn)表2.6—2.9。2.4.2MAX系列CPLD結(jié)構(gòu)MAX系列包括MAX3000/5000/7000/9000等品種?；贓EPROM的MAX9000系列將MAX7000結(jié)構(gòu)的有效宏單元與FLEX8000結(jié)構(gòu)的高性能、可預(yù)測(cè)快速通道互連相結(jié)合，使該系列器件特別適合于集成多個(gè)系統(tǒng)及功能。圖2.35是MAX9000器件結(jié)構(gòu)圖，它包括邏輯陣列塊(LAB)，快速通道互連和輸入輸出單元（IOE）三個(gè)組成部分。圖2.36～圖2.38分別是MAX9000的邏輯陣列單元、宏單元和局部陣列以及輸入輸出單元的組成結(jié)構(gòu)圖。圖2.35MAX9000器件結(jié)構(gòu)圖圖2.36MAX9000器件的邏輯陣列單元圖2.37MAX9000器件的宏單元和局部陣列圖2.38MAX9000器件的輸入/輸出單元2.4.3CycloneⅢ系列FPGA結(jié)構(gòu)

1．Cyclone系列器件Cyclone現(xiàn)場(chǎng)可編程門(mén)陣列系列基于1.5V、0.13μm及全層銅SRAM工藝，其密度增加至20060個(gè)邏輯元件(LE)，RAM增加至288Kb。它具有用于時(shí)鐘的鎖相環(huán)以及DDRSDR和快速周期RAM(FCRAM)存儲(chǔ)器所需的專(zhuān)用雙數(shù)據(jù)率(DDR)接口等。Cyclone器件支持多種I/O標(biāo)準(zhǔn)。1）新型可編程架構(gòu)Cyclone系列器件基于一種全新的低成本架構(gòu)，設(shè)計(jì)時(shí)選擇了較小的封裝形式，以提供給用戶(hù)足夠的I/O管腳和良好的功耗特性。Cyclone架構(gòu)參考圖2.44所示，垂直結(jié)構(gòu)的邏輯單元(LE)、嵌入式存儲(chǔ)塊和鎖相環(huán)(PLL)周?chē)h(huán)繞著I/O單元(IOE)，高效的內(nèi)部連線(xiàn)和低延時(shí)的時(shí)鐘網(wǎng)絡(luò)保證了每個(gè)結(jié)構(gòu)單元之間時(shí)鐘和數(shù)據(jù)信號(hào)的連通性。CycloneШ系列器件是由Altera公司推出的一款低功耗、高性?xún)r(jià)比的FPGA，其結(jié)構(gòu)和工作原理具有典型性。1）器件平面結(jié)構(gòu)圖CycloneШ器件主要由邏輯陣列塊（LogicArrayBlock，LAB）、嵌入式存儲(chǔ)器塊、嵌入式乘法器、I/O單元和PLL等模塊構(gòu)成，如圖2.39所示。器件各個(gè)模塊之間存在著豐富的互聯(lián)線(xiàn)和時(shí)鐘網(wǎng)絡(luò)。2）邏輯單元和邏輯陣列塊CycloneШ器件的可編程資源主要來(lái)自邏輯陣列塊LAB，而每個(gè)LAB都由多個(gè)邏輯宏單元LE（LogicElememt）或LC（LogicCell）構(gòu)成。LE是CycloneШFPGA器件中最基本的可編程單元，它主要由一個(gè)4輸入的查找表LUT、進(jìn)位鏈邏輯、寄存器鏈邏輯和一個(gè)可編程的寄存器構(gòu)成，如圖2.40所示。2.4.3CycloneⅢ系列FPGA結(jié)構(gòu)圖2.39Cyclone?Ⅲ器件平面結(jié)構(gòu)圖圖2.40CycloneIIILE結(jié)構(gòu)圖

CycloneⅢ的LE可以工作在兩種操作模式下，即普通模式和算術(shù)模式。在不同的LE操作模式下，LE的內(nèi)部結(jié)構(gòu)和LE之間的互連有些差異，如圖2.41和圖2.42所示分別是CycloneШLE在普通模式和算術(shù)模式下的結(jié)構(gòu)和連接圖。邏輯陣列塊LAB是由一系列相鄰的LE構(gòu)成的。每個(gè)CycloneШLAB包含16個(gè)LE，在LAB中、LAB之間存在著行互連、列互連、直連通路互連、LAB局部互連、LE進(jìn)位鏈和寄存鏈。圖2.43是CycloneШLAB的結(jié)構(gòu)圖。每個(gè)LAB都由專(zhuān)用的邏輯來(lái)生成LE的控制信號(hào)，圖2.44顯示了LAB控制信號(hào)生成的邏輯圖。3）多軌道互連在CycloneIII中，通過(guò)多軌道互連的直接驅(qū)動(dòng)技術(shù)來(lái)提供LEs,M9K存儲(chǔ)器，嵌入式乘法器，輸入輸出I/O引腳之間的連接。多軌道互連包括固定短距離的行互連（directlink,R4,andR24）和列互連（registerchain,C4,andC16）。圖2.45所示為CycloneR4互連連接；圖2.46所示為L(zhǎng)AB陣列間互連；圖2.47所示為M9KRAM塊與LAB行的接口。圖2.41CyeloneⅢLE普通模式圖2.42Cyelone?ⅢLE算術(shù)模式圖2.43CycloneⅢLAB結(jié)構(gòu)圖2.44LAB控制信號(hào)生成的邏輯圖圖2.45CycloneR4互連連接圖2.46LAB陣列間互連圖2.47M9KRAM塊與LAB行的接口

4）嵌入式存儲(chǔ)器CycloneШFPGA器件中所含的嵌入式存儲(chǔ)器（EmbeddedMemory）由數(shù)十個(gè)M9K的存儲(chǔ)器塊構(gòu)成，每個(gè)M9K存儲(chǔ)器塊都具有很強(qiáng)的伸縮性，可以實(shí)現(xiàn)8192位RAM、ROM、移位寄存器、FIFO等功能。5）嵌入式乘法器CycloneⅢ系列器件中還含有嵌入式乘法器（EmbeddedMultiplier）,如圖2.48所示。這種硬件乘法器的存在可以大大提高FPGA處理DSP（數(shù)字信號(hào)處理）任務(wù)的能力。6）時(shí)鐘網(wǎng)絡(luò)和鎖相環(huán)在CycloneⅢ中設(shè)置了復(fù)雜的全局時(shí)鐘網(wǎng)絡(luò)，如圖2.49所示；另外還有2-4個(gè)獨(dú)立的嵌入式鎖相環(huán)PLL，可以用來(lái)調(diào)整時(shí)鐘信號(hào)的波形、頻率和相位，如圖2.50所示。7）I/O接口單元CycloneШ的I/O支持多種的I/O接口，符合多種的I/O標(biāo)準(zhǔn)，圖2.51是CycloneШIOE結(jié)構(gòu)圖。圖2.48嵌入式乘法器圖2.49時(shí)鐘網(wǎng)絡(luò)的時(shí)鐘控制圖2.50CycloneШPLL圖2.51CycloneⅢIOE結(jié)構(gòu)StratixⅡ器件采用了創(chuàng)新性的邏輯結(jié)構(gòu)，如圖2.52所示。和上一代StratixFPGA相比，平均性能快50%，邏輯容量增加了一倍，具有多達(dá)180K個(gè)等效邏輯單元(LE)和9Mb的RAM，而成本比上一代FPGA大大降低。StratixⅡFPGA支持移植至HardCopy的結(jié)構(gòu)化ASIC，提供了從FPGA原型至大批量結(jié)構(gòu)化ASIC成品的無(wú)縫開(kāi)發(fā)方式。1）新型邏輯結(jié)構(gòu)StratixⅡ嶄新的創(chuàng)新性邏輯結(jié)構(gòu)基于自適應(yīng)邏輯模塊(ALM)，如圖2.53所示。它將更多的邏輯封裝到更小的面積內(nèi)，并賦予更快的性能；專(zhuān)用的算法結(jié)構(gòu)可以高效地實(shí)現(xiàn)加法樹(shù)(AdderTree)及其他大計(jì)算量的功能。2.4.4StratixⅡ系列FPGA結(jié)構(gòu)圖2.52Stratix?Ⅱ器件平面圖圖2.53Stratix?ⅡALM2）高速I(mǎi)/O信號(hào)和接口StratixⅡ器件具有152個(gè)接收器和156個(gè)發(fā)送器通道，支持源同步信號(hào)進(jìn)行高達(dá)1Gbps的數(shù)據(jù)傳送。StratixⅡ器件支持高速I(mǎi)/O協(xié)議的需求。DPA電路將采樣時(shí)鐘和輸入數(shù)據(jù)對(duì)齊，消除了時(shí)鐘至通道的偏移，如圖2.54所示。3）外部存儲(chǔ)器接口StratixⅡ器件支持各種最先進(jìn)的存儲(chǔ)器接口。另外，Altera提供經(jīng)驗(yàn)證的TriMatrix存儲(chǔ)器結(jié)構(gòu)訪(fǎng)問(wèn)片內(nèi)高帶寬存儲(chǔ)器，并支持高性能存儲(chǔ)器接口訪(fǎng)問(wèn)片外存儲(chǔ)器。StratixⅡ器件的I/O電路如圖2.55所示。4）針對(duì)StratixII器件優(yōu)化的IPAltera提供由Altera和AlteraMegafunction合作伙伴計(jì)劃(AMPP)廠(chǎng)商開(kāi)發(fā)和測(cè)試的完全可定制的IP宏功能控制器核。5）設(shè)計(jì)安全性StratixⅡ器件是第一款支持使用128位高級(jí)加密標(biāo)準(zhǔn)(AES)和非易失密鑰進(jìn)行配置流加密的FPGA。圖2.54Stratix?Ⅱ

DPA圖2.55StratixII器件的I/O電路6）TriMatrix存儲(chǔ)器StratixⅡ器件具有TriMatrix存儲(chǔ)結(jié)構(gòu)，它包括三種大小的嵌入式RAM塊：512b的M512塊，4Kb的M4K塊和512Kb的M-RAM塊，每個(gè)都可以配置支持各種特性，能夠?qū)崿F(xiàn)復(fù)雜設(shè)計(jì)中的各種存儲(chǔ)功能。7）數(shù)字信號(hào)處理(DSP)塊StratixⅡ器件提供了數(shù)字信號(hào)處理(DSP)功能塊、TriMatrix存儲(chǔ)器和自適應(yīng)邏輯模塊(ALM)等，并針對(duì)高性能DSP應(yīng)用進(jìn)行了優(yōu)化。DSP塊結(jié)合TriMatrix和ALM，能夠高效地實(shí)現(xiàn)DSP算法，如濾波、壓縮、碼片處理、均衡、數(shù)字中頻(IF)、變換和調(diào)制等。DSP塊中提供了乘法器、加法器、減法器、累加器和求和單元，這些都是一般DSP算法中常用的功能。圖2.56是DSP塊的架構(gòu)圖。圖2.56DSP塊構(gòu)架圖8）時(shí)鐘管理電路AlteraStratixⅡ器件具有多達(dá)12個(gè)鎖相環(huán)(PLL)和48個(gè)獨(dú)立系統(tǒng)時(shí)鐘，可以作為中央時(shí)鐘管理器滿(mǎn)足系統(tǒng)時(shí)序需求。圖2.57是StratixⅡPLL的原理框圖。9）片內(nèi)匹配為了改善信號(hào)的完整性，應(yīng)適當(dāng)?shù)仄ヅ鋯味撕筒罘中盘?hào)。匹配可以用板上的外部電阻實(shí)現(xiàn)，也可采用片內(nèi)匹配技術(shù)實(shí)現(xiàn)。StratixⅡ器件支持片內(nèi)匹配和外部匹配方案。10）遠(yuǎn)程系統(tǒng)升級(jí)StratixⅡFPGA系列繼續(xù)提供遠(yuǎn)程實(shí)時(shí)系統(tǒng)升級(jí)特性，允許使用任何通信網(wǎng)絡(luò)傳輸遠(yuǎn)程系統(tǒng)升級(jí)數(shù)據(jù)，并且器件中內(nèi)建的專(zhuān)用恢復(fù)電路確保了設(shè)計(jì)者進(jìn)行安全而可靠的遠(yuǎn)程更新。圖2.57StratixⅡPLL原理框圖2.5Xilinx公司的CPLD和FPGA器件2.5.1Xilinx公司的CPLD和FPGA概述

1．CLPD器件概述Xilinx公司以其提出現(xiàn)場(chǎng)可編程的概念和1985年生產(chǎn)出世界上首片F(xiàn)PGA而著名，但其CPLD產(chǎn)品也很不錯(cuò)。Xilinx公司的CPLD器件系列主要有XC7200系列、XC7300系列、XC9500系列、CoolRunner系列。這些系列產(chǎn)品的特點(diǎn)及應(yīng)用場(chǎng)所詳見(jiàn)教材，部分器件的有關(guān)參數(shù)見(jiàn)表2.10—2.11。2．FPGA器件概述Xilinx公司是最早推出FPGA器件的公司，1985年首次推出FPGA器件。XC2000/3000/3100/4000/5000/6200/8100系列FPGA是Xilinx公司最初推出的FPGA主要系列產(chǎn)品。Virtex器件系列，包括Virtex、VirtexE、VirtexⅡ、VirtexⅡE、VirtexⅡPro、Virtex-4、Virtex-4Q、Virtex-4QV、Virtex-5、Virtex-5Q、Virtex-6等系列FPGA，現(xiàn)在主流產(chǎn)品是Virtex-5、Virtex-6等系列。Spartan器件系列，包括Spartan、SpartanXL、SpartanⅡ、SpartanⅡE、Spartan-3/3A/3AN/3ADSP/3E/3L、Spartan-6等系列?，F(xiàn)在主流產(chǎn)品是Spartan-3A延伸系列、Spartan-6系列。這些系列產(chǎn)品的特點(diǎn)及應(yīng)用場(chǎng)所詳見(jiàn)教材，部分器件的有關(guān)參數(shù)見(jiàn)表2.12—2.13

。2.5.2XC9500系列CPLD器件結(jié)構(gòu)XC9500系列器件（XC9500、XC9500XL、XC9500XV）在結(jié)構(gòu)上基本相同，如圖2.58所示。每個(gè)XC9500器件是由一個(gè)多功能塊FB（FunctionBlock）和輸入/輸出塊IOB組成，并有一個(gè)開(kāi)關(guān)矩陣FastCONNECT完全互連的子系統(tǒng)。每個(gè)FB提供具有36個(gè)輸入和18個(gè)輸出的可編程邏輯；IOB則提供器件輸入和輸出的緩沖；FastCONNECT開(kāi)關(guān)矩陣將所有輸入信號(hào)及FB的輸出連到FB的輸入端。圖2.58XC9500系列結(jié)構(gòu)1．功能塊如圖2.59所示，每個(gè)功能塊FB由18個(gè)獨(dú)立的宏單元組成，每個(gè)宏單元可實(shí)現(xiàn)一個(gè)組合電路或寄存器的功能。FB除接收來(lái)自FastCONNECT的輸入外，還接收全局時(shí)鐘、輸出使能和復(fù)位/置位信號(hào)。FB產(chǎn)生驅(qū)動(dòng)FastCONNECT開(kāi)關(guān)矩陣的18個(gè)輸出，這18個(gè)信號(hào)和相應(yīng)的輸出使能信號(hào)也驅(qū)動(dòng)IOB。2．宏單元XC9500器件的每個(gè)宏單元（Macrocell）可以單獨(dú)配置成組合或寄存的功能，宏單元和相應(yīng)的FB邏輯如圖2.60所示。所有的全局控制信號(hào)，包括時(shí)鐘、復(fù)位/置位和輸出使能信號(hào)對(duì)每個(gè)單獨(dú)的宏單元都是有效的。3．乘積項(xiàng)分配器乘積項(xiàng)分配器控制5個(gè)直接的乘積項(xiàng)如何分配到每個(gè)指定單元，圖2.61是乘積項(xiàng)分配器邏輯圖。圖2.59XC9500系列功能模塊圖2.60XC9500功能模塊內(nèi)的宏圖2.61乘積項(xiàng)分配器邏輯4．FastCONNECT開(kāi)關(guān)矩陣FastCONNECT開(kāi)關(guān)矩陣連接信號(hào)到FB的輸入端，如圖2.62所示。所有IOB（對(duì)應(yīng)于用戶(hù)輸入引腳）和所有FB的輸出驅(qū)動(dòng)FastCONNECT開(kāi)關(guān)矩陣。開(kāi)關(guān)矩陣的所有輸出都可以通過(guò)編程選擇以驅(qū)動(dòng)FB，每個(gè)FB則最多可接收36個(gè)來(lái)自開(kāi)關(guān)矩陣的輸入信號(hào)。5．輸入/輸出塊輸入/輸出塊（IOB）提供內(nèi)部邏輯電路到用戶(hù)I/O引腳之間的接口。每個(gè)IOB包括一個(gè)輸入緩沖器、輸出驅(qū)動(dòng)器，輸出使能數(shù)據(jù)選擇器和用戶(hù)可編程接地控制，如圖2.63所示。圖2.62FastCONNECT開(kāi)關(guān)矩陣圖2.63輸入/輸出塊和輸出使能圖Spartan-3系列的結(jié)構(gòu)可有5個(gè)基本的可編程功能模塊組成，分別是可配置邏輯模塊（CLB），輸入/輸出模塊（IOB）BlockRAM、乘法器模塊和數(shù)字時(shí)鐘管理器（DCM）。這些模塊的組成如圖2.64所示。1）CLB在Spartan-3系列產(chǎn)品中，CLB不僅是組合電路也是實(shí)現(xiàn)同步電路的主要邏輯資源。CLB包含基于RAM查找表（LUT），來(lái)實(shí)現(xiàn)邏輯和存儲(chǔ)單元。存儲(chǔ)邏輯部分可配置為觸發(fā)器和鎖存器，對(duì)CLB編程不僅可以存儲(chǔ)數(shù)據(jù)，還可以實(shí)現(xiàn)許多多級(jí)功能。一個(gè)CLB單元含有4個(gè)互連的切片（Slice），如圖2.65所示。

2.5.3Spartan-3系列FPGA結(jié)構(gòu)圖2.64Spartan-3系列產(chǎn)品結(jié)構(gòu)示意圖圖2.65Spartan-3Slice結(jié)構(gòu)示意圖2）IOB在Spartan-3系列產(chǎn)品中，IOB模塊控制著外部I/O管腳和器件內(nèi)部邏輯之間的數(shù)據(jù)流。IOB具有3個(gè)信號(hào)通路：輸入通路、輸出通路和三態(tài)通路。圖2.66只給出了通路的結(jié)構(gòu)示意圖。3）BlockRAM在Spartan-3系列產(chǎn)品中，所有Spartan-3器件支持