數(shù)字電子技術(shù)基礎(chǔ)華中科技大學(xué)中國大學(xué)慕課答案第一章數(shù)制與碼制1.1數(shù)制在數(shù)字電子技術(shù)中，數(shù)制是非?；A(chǔ)且重要的概念。我們常見的數(shù)制有十進(jìn)制、二進(jìn)制、八進(jìn)制和十六進(jìn)制。十進(jìn)制是我們?nèi)粘Ｉ钪凶畛Ｓ玫臄?shù)制，它有09共十個(gè)數(shù)碼，采用“逢十進(jìn)一”的計(jì)數(shù)規(guī)則。例如，十進(jìn)制數(shù)325可以表示為\(3\times10^{2}+2\times10^{1}+5\times10^{0}\)。二進(jìn)制則是數(shù)字電路中最基本的數(shù)制，只有0和1兩個(gè)數(shù)碼，遵循“逢二進(jìn)一”的規(guī)則。如二進(jìn)制數(shù)\((101)_2\)，其對(duì)應(yīng)的十進(jìn)制數(shù)為\(1\times2^{2}+0\times2^{1}+1\times2^{0}=4+0+1=5\)。將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)可以采用除2取余的方法，例如將十進(jìn)制數(shù)13轉(zhuǎn)換為二進(jìn)制數(shù)，具體過程為：13除以2商6余1，6除以2商3余0，3除以2商1余1，1除以2商0余1，從下往上取余數(shù)得到\((1101)_2\)。八進(jìn)制有07八個(gè)數(shù)碼，“逢八進(jìn)一”。由于\(2^{3}=8\)，所以三位二進(jìn)制數(shù)可以對(duì)應(yīng)一位八進(jìn)制數(shù)。例如二進(jìn)制數(shù)\((10110)_2\)，從右往左每三位一組，不足三位的左邊補(bǔ)0，即\(010\)和\(110\)，分別對(duì)應(yīng)八進(jìn)制的2和6，所以\((10110)_2=(26)_8\)。十六進(jìn)制有09、AF共十六個(gè)數(shù)碼，“逢十六進(jìn)一”。因?yàn)閈(2^{4}=16\)，所以四位二進(jìn)制數(shù)對(duì)應(yīng)一位十六進(jìn)制數(shù)。如二進(jìn)制數(shù)\((110101)_2\)，分組為\(0011\)和\(0101\)，分別對(duì)應(yīng)十六進(jìn)制的3和5，即\((110101)_2=(35)_{16}\)。1.2碼制碼制用于表示各種信息。常見的有BCD碼（二十進(jìn)制碼），它是用四位二進(jìn)制數(shù)來表示一位十進(jìn)制數(shù)。常見的BCD碼有8421碼、2421碼、5421碼等。8421碼是最常用的BCD碼，四位二進(jìn)制數(shù)的位權(quán)分別為8、4、2、1。例如十進(jìn)制數(shù)7用8421碼表示為\(0111\)。2421碼的位權(quán)為2、4、2、1，它具有自補(bǔ)特性，即一個(gè)數(shù)的2421碼與其9的補(bǔ)數(shù)的2421碼互為反碼。例如十進(jìn)制數(shù)3的2421碼是\(0011\)，6的2421碼是\(1100\)。5421碼的位權(quán)是5、4、2、1，如十進(jìn)制數(shù)8用5421碼表示為\(1011\)。此外，還有格雷碼，它的特點(diǎn)是相鄰兩個(gè)代碼之間只有一位不同。例如2位格雷碼序列為\(00\)、\(01\)、\(11\)、\(10\)，這種特性使得在代碼轉(zhuǎn)換過程中出錯(cuò)的概率降低，常用于模擬數(shù)字轉(zhuǎn)換和計(jì)數(shù)器等電路中。第二章邏輯代數(shù)基礎(chǔ)2.1邏輯代數(shù)的基本概念邏輯代數(shù)是分析和設(shè)計(jì)數(shù)字電路的重要數(shù)學(xué)工具?；镜倪壿嬤\(yùn)算有與、或、非三種。與運(yùn)算（邏輯乘）：只有當(dāng)所有輸入變量都為1時(shí)，輸出才為1。用符號(hào)“·”表示，例如\(Y=A·B\)，其真值表如下：|A|B|Y||||||0|0|0||0|1|0||1|0|0||1|1|1|或運(yùn)算（邏輯加）：只要有一個(gè)輸入變量為1，輸出就為1。用符號(hào)“+”表示，如\(Y=A+B\)，真值表為：|A|B|Y||||||0|0|0||0|1|1||1|0|1||1|1|1|非運(yùn)算：輸出是輸入的相反狀態(tài)。用變量上方加橫線表示，如\(Y=\overline{A}\)，真值表為：|A|Y|||||0|1||1|0|2.2邏輯代數(shù)的基本公式和定理邏輯代數(shù)有一系列基本公式和定理，如交換律\(A+B=B+A\)，\(A·B=B·A\)；結(jié)合律\((A+B)+C=A+(B+C)\)，\((A·B)·C=A·(B·C)\)；分配律\(A·(B+C)=A·B+A·C\)，\(A+B·C=(A+B)·(A+C)\)。還有一些重要的定理，如摩根定理\(\overline{A+B}=\overline{A}·\overline{B}\)，\(\overline{A·B}=\overline{A}+\overline{B}\)。這些公式和定理可以用于邏輯函數(shù)的化簡和變換。例如化簡邏輯函數(shù)\(Y=A·B+A·\overline{B}\)，根據(jù)分配律可得\(Y=A·(B+\overline{B})\)，因?yàn)閈(B+\overline{B}=1\)，所以\(Y=A\)。2.3邏輯函數(shù)的表示方法邏輯函數(shù)可以用真值表、邏輯表達(dá)式、邏輯圖和卡諾圖等方法表示。真值表是將輸入變量的所有可能取值組合與對(duì)應(yīng)的輸出值列成表格。例如邏輯函數(shù)\(Y=A·B+\overline{A}·C\)，其真值表有\(zhòng)(2^{3}=8\)行，分別列出\(A\)、\(B\)、\(C\)的8種取值組合以及對(duì)應(yīng)的\(Y\)值。邏輯表達(dá)式是用邏輯運(yùn)算符將邏輯變量連接起來的式子，如上述的\(Y=A·B+\overline{A}·C\)。邏輯圖是用邏輯符號(hào)表示邏輯函數(shù)的圖形。對(duì)于\(Y=A·B+\overline{A}·C\)，可以用與門、或門和非門來組成相應(yīng)的邏輯圖?？ㄖZ圖是一種用于化簡邏輯函數(shù)的圖形工具。對(duì)于含有\(zhòng)(n\)個(gè)變量的邏輯函數(shù)，卡諾圖有\(zhòng)(2^{n}\)個(gè)小方格，每個(gè)小方格對(duì)應(yīng)一個(gè)最小項(xiàng)。例如對(duì)于三變量邏輯函數(shù)，卡諾圖有8個(gè)小方格。通過將相鄰的1方格圈起來，可以合并最小項(xiàng)，達(dá)到化簡邏輯函數(shù)的目的。例如對(duì)于一個(gè)三變量邏輯函數(shù)的卡諾圖，若有相鄰的兩個(gè)1方格，可以合并為一個(gè)包含兩個(gè)最小項(xiàng)的與項(xiàng)，消去一個(gè)變量。第三章門電路3.1半導(dǎo)體二極管和三極管的開關(guān)特性在數(shù)字電路中，半導(dǎo)體二極管和三極管常作為開關(guān)使用。半導(dǎo)體二極管具有單向?qū)щ娦?，?dāng)正向偏置時(shí)，二極管導(dǎo)通，相當(dāng)于開關(guān)閉合；當(dāng)反向偏置時(shí)，二極管截止，相當(dāng)于開關(guān)斷開。例如在一個(gè)簡單的二極管開關(guān)電路中，當(dāng)輸入高電平時(shí)，二極管導(dǎo)通，輸出為低電平；當(dāng)輸入低電平時(shí)，二極管截止，輸出為高電平。半導(dǎo)體三極管有截止、放大和飽和三種工作狀態(tài)。在數(shù)字電路中，主要工作在截止和飽和狀態(tài)。當(dāng)三極管截止時(shí)，集電極電流\(I_C\approx0\)，相當(dāng)于開關(guān)斷開；當(dāng)三極管飽和時(shí)，集電極發(fā)射極電壓\(U_{CE}\approx0\)，相當(dāng)于開關(guān)閉合。例如在一個(gè)共發(fā)射極三極管開關(guān)電路中，當(dāng)輸入低電平時(shí)，三極管截止，輸出高電平；當(dāng)輸入高電平時(shí)，三極管飽和，輸出低電平。3.2基本門電路常見的基本門電路有與門、或門、非門、與非門、或非門等。與門實(shí)現(xiàn)與運(yùn)算，其邏輯表達(dá)式為\(Y=A·B\)。用二極管與門電路可以實(shí)現(xiàn)與運(yùn)算，當(dāng)兩個(gè)輸入都為高電平時(shí)，輸出才為高電平?；蜷T實(shí)現(xiàn)或運(yùn)算，邏輯表達(dá)式為\(Y=A+B\)。二極管或門電路中，只要有一個(gè)輸入為高電平，輸出就為高電平。非門實(shí)現(xiàn)非運(yùn)算，邏輯表達(dá)式為\(Y=\overline{A}\)。三極管非門電路中，輸入高電平時(shí)輸出低電平，輸入低電平時(shí)輸出高電平。與非門是與運(yùn)算和非運(yùn)算的組合，邏輯表達(dá)式為\(Y=\overline{A·B}\)。與非門是一種非常常用的門電路，許多復(fù)雜的邏輯電路都可以由與非門組成。例如用與非門可以實(shí)現(xiàn)與門、或門和非門的功能。通過將兩個(gè)與非門級(jí)聯(lián)，可以實(shí)現(xiàn)與門的功能；通過對(duì)輸入變量取反后再用與非門，可以實(shí)現(xiàn)或門的功能?；蚍情T是或運(yùn)算和非運(yùn)算的組合，邏輯表達(dá)式為\(Y=\overline{A+B}\)。3.3集成門電路集成門電路具有體積小、功耗低、可靠性高等優(yōu)點(diǎn)。常見的集成門電路有TTL門電路和CMOS門電路。TTL（晶體管晶體管邏輯）門電路速度較快，驅(qū)動(dòng)能力較強(qiáng)。例如74系列TTL門電路，其中74LS系列是低功耗肖特基TTL門電路，具有較低的功耗和較高的速度。TTL門電路的輸入和輸出電平有一定的規(guī)范，高電平的典型值為3.6V，低電平的典型值為0.3V。CMOS（互補(bǔ)金屬氧化物半導(dǎo)體）門電路功耗極低，抗干擾能力強(qiáng)。例如4000系列和74HC系列CMOS門電路。CMOS門電路的電源電壓范圍較寬，一般為318V。在使用CMOS門電路時(shí)，要注意防止靜電損壞，因?yàn)镃MOS電路的輸入阻抗很高，容易積累靜電電荷。第四章組合邏輯電路4.1組合邏輯電路的分析和設(shè)計(jì)方法組合邏輯電路的特點(diǎn)是任意時(shí)刻的輸出僅取決于該時(shí)刻的輸入，而與電路的過去狀態(tài)無關(guān)。分析組合邏輯電路的步驟一般為：根據(jù)邏輯圖寫出邏輯表達(dá)式，然后對(duì)邏輯表達(dá)式進(jìn)行化簡，最后列出真值表，根據(jù)真值表分析電路的邏輯功能。例如對(duì)于一個(gè)由與門、或門和非門組成的邏輯電路，先從輸入到輸出逐步寫出各級(jí)門電路的輸出表達(dá)式，再進(jìn)行化簡和列出真值表。設(shè)計(jì)組合邏輯電路的步驟為：首先根據(jù)設(shè)計(jì)要求列出真值表，然后根據(jù)真值表寫出邏輯表達(dá)式并化簡，最后根據(jù)化簡后的邏輯表達(dá)式畫出邏輯圖。例如設(shè)計(jì)一個(gè)三人表決電路，當(dāng)多數(shù)人同意時(shí)表決通過?？梢粤谐鋈溯斎耄ㄍ鉃?，不同意為0）和輸出（通過為1，不通過為0）的真值表，然后寫出邏輯表達(dá)式\(Y=A·B+A·C+B·C\)，最后用與門和或門畫出邏輯圖。4.2常用組合邏輯電路模塊常用的組合邏輯電路模塊有編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器和加法器等。編碼器是將輸入的信號(hào)編碼成二進(jìn)制代碼的電路。例如優(yōu)先編碼器74LS148，它可以對(duì)8個(gè)輸入信號(hào)進(jìn)行編碼，輸出3位二進(jìn)制代碼。在多個(gè)輸入信號(hào)同時(shí)有效時(shí)，優(yōu)先編碼器會(huì)根據(jù)優(yōu)先級(jí)對(duì)輸入信號(hào)進(jìn)行編碼。譯碼器是編碼器的逆過程，將二進(jìn)制代碼翻譯成對(duì)應(yīng)的輸出信號(hào)。例如38線譯碼器74LS138，它有3位二進(jìn)制輸入，8個(gè)輸出端，每個(gè)輸出端對(duì)應(yīng)一個(gè)特定的輸入組合。譯碼器可以用于地址譯碼、顯示譯碼等。數(shù)據(jù)選擇器是從多個(gè)輸入數(shù)據(jù)中選擇一個(gè)輸出的電路。例如8選1數(shù)據(jù)選擇器74LS151，它有8個(gè)數(shù)據(jù)輸入端、3個(gè)地址輸入端和1個(gè)輸出端，通過地址輸入可以選擇8個(gè)數(shù)據(jù)中的一個(gè)輸出。數(shù)據(jù)分配器是將一個(gè)輸入數(shù)據(jù)分配到多個(gè)輸出端的電路。它與數(shù)據(jù)選擇器的功能相反。加法器是實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加的電路。半加器可以實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的相加，不考慮低位進(jìn)位；全加器可以實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加并考慮低位進(jìn)位。例如用多個(gè)全加器可以組成多位二進(jìn)制加法器，實(shí)現(xiàn)多位二進(jìn)制數(shù)的相加。第五章觸發(fā)器5.1觸發(fā)器的基本概念觸發(fā)器是具有記憶功能的基本邏輯單元，它有兩個(gè)穩(wěn)定狀態(tài)（0狀態(tài)和1狀態(tài)），可以在輸入信號(hào)的作用下從一個(gè)穩(wěn)定狀態(tài)轉(zhuǎn)換到另一個(gè)穩(wěn)定狀態(tài)。觸發(fā)器按邏輯功能可以分為RS觸發(fā)器、JK觸發(fā)器、D觸發(fā)器和T觸發(fā)器等。按觸發(fā)方式可以分為電平觸發(fā)、邊沿觸發(fā)和主從觸發(fā)等。5.2不同類型的觸發(fā)器RS觸發(fā)器有兩個(gè)輸入端\(R\)（置0端）和\(S\)（置1端）?；綬S觸發(fā)器可以由兩個(gè)與非門交叉耦合組成，其特性方程為\(Q^{n+1}=S+\overline{R}Q^{n}\)，約束條件為\(R·S=0\)。當(dāng)\(R=0\)，\(S=1\)時(shí)，觸發(fā)器置1；當(dāng)\(R=1\)，\(S=0\)時(shí)，觸發(fā)器置0；當(dāng)\(R=S=1\)時(shí)，觸發(fā)器保持原狀態(tài)；當(dāng)\(R=S=0\)時(shí)，觸發(fā)器狀態(tài)不確定，應(yīng)避免這種情況。JK觸發(fā)器有兩個(gè)輸入端\(J\)和\(K\)，其特性方程為\(Q^{n+1}=J\overline{Q^{n}}+\overline{K}Q^{n}\)。JK觸發(fā)器功能比較完善，當(dāng)\(J=0\)，\(K=0\)時(shí)，觸發(fā)器保持原狀態(tài)；當(dāng)\(J=0\)，\(K=1\)時(shí)，觸發(fā)器置0；當(dāng)\(J=1\)，\(K=0\)時(shí)，觸發(fā)器置1；當(dāng)\(J=K=1\)時(shí)，觸發(fā)器翻轉(zhuǎn)。D觸發(fā)器只有一個(gè)輸入端\(D\)，其特性方程為\(Q^{n+1}=D\)。D觸發(fā)器常用于數(shù)據(jù)存儲(chǔ)和傳輸，例如在一個(gè)數(shù)據(jù)寄存器中，可以用多個(gè)D觸發(fā)器來存儲(chǔ)多位數(shù)據(jù)。T觸發(fā)器有一個(gè)輸入端\(T\)，其特性方程為\(Q^{n+1}=T\overline{Q^{n}}+\overline{T}Q^{n}\)。當(dāng)\(T=0\)時(shí)，觸發(fā)器保持原狀態(tài)；當(dāng)\(T=1\)時(shí)，觸發(fā)器翻轉(zhuǎn)。第六章時(shí)序邏輯電路6.1時(shí)序邏輯電路的分析和設(shè)計(jì)方法時(shí)序邏輯電路的特點(diǎn)是任意時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，還與電路的過去狀態(tài)有關(guān)。分析時(shí)序邏輯電路的步驟一般為：寫出時(shí)鐘方程、驅(qū)動(dòng)方程和狀態(tài)方程，然后列出狀態(tài)轉(zhuǎn)換表或畫出狀態(tài)轉(zhuǎn)換圖，最后分析電路的邏輯功能。例如對(duì)于一個(gè)由JK觸發(fā)器和邏輯門組成的時(shí)序邏輯電路，先根據(jù)電路連接寫出各觸發(fā)器的時(shí)鐘信號(hào)表達(dá)式（時(shí)鐘方程）、輸入信號(hào)表達(dá)式（驅(qū)動(dòng)方程），再代入觸發(fā)器的特性方程得到狀態(tài)方程，進(jìn)而列出狀態(tài)轉(zhuǎn)換表和畫出狀態(tài)轉(zhuǎn)換圖。設(shè)計(jì)時(shí)序邏輯電路的步驟為：首先根據(jù)設(shè)計(jì)要求確定狀態(tài)數(shù)和狀態(tài)編碼，然后列出狀態(tài)轉(zhuǎn)換表，根據(jù)狀態(tài)轉(zhuǎn)換表求出驅(qū)動(dòng)方程和輸出方程，最后畫出邏輯圖。例如設(shè)計(jì)一個(gè)同步四進(jìn)制計(jì)數(shù)器，確定狀態(tài)數(shù)為4，狀態(tài)編碼可以采用自然二進(jìn)制編碼，然后列出狀態(tài)轉(zhuǎn)換表，通過卡諾圖等方法求出觸發(fā)器的驅(qū)動(dòng)方程，最后用觸發(fā)器和邏輯門畫出邏輯圖。6.2常用時(shí)序邏輯電路模塊常用的時(shí)序邏輯電路模塊有寄存器和計(jì)數(shù)器等。寄存器是用于存儲(chǔ)二進(jìn)制數(shù)據(jù)的電路，由多個(gè)觸發(fā)器組成。例如4位寄存器可以用4個(gè)D觸發(fā)器組成，在時(shí)鐘信號(hào)的作用下，將4位數(shù)據(jù)并行存入寄存器中。寄存器還可以分為移位寄存器，它不僅可以存儲(chǔ)數(shù)據(jù)，還可以實(shí)現(xiàn)數(shù)據(jù)的移位功能。例如左移寄存器，在時(shí)鐘信號(hào)的作用下，數(shù)據(jù)逐位向左移動(dòng)。計(jì)數(shù)器是用于對(duì)時(shí)鐘脈沖進(jìn)行計(jì)數(shù)的電路?？梢苑譃橥接?jì)數(shù)器和異步計(jì)數(shù)器。同步計(jì)數(shù)器中所有觸發(fā)器的時(shí)鐘信號(hào)都相同，同時(shí)翻轉(zhuǎn)；異步計(jì)數(shù)器中觸發(fā)器的時(shí)鐘信號(hào)不同，不是同時(shí)翻轉(zhuǎn)。例如同步二進(jìn)制計(jì)數(shù)器74LS161，它可以實(shí)現(xiàn)4位二進(jìn)制計(jì)數(shù)，具有異步清零、同步置數(shù)等功能；異步二進(jìn)制計(jì)數(shù)器74LS293，由四個(gè)T觸發(fā)器組成，可以實(shí)現(xiàn)不同進(jìn)制的計(jì)數(shù)。第七章半導(dǎo)體存儲(chǔ)器7.1半導(dǎo)體存儲(chǔ)器的分類和特點(diǎn)半導(dǎo)體存儲(chǔ)器是用于存儲(chǔ)二進(jìn)制數(shù)據(jù)的半導(dǎo)體器件。可以分為隨機(jī)存取存儲(chǔ)器（RAM）和只讀存儲(chǔ)器（ROM）。RAM可以隨時(shí)對(duì)存儲(chǔ)單元進(jìn)行讀寫操作，但斷電后數(shù)據(jù)會(huì)丟失。它又可以分為靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM）和動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM）。SRAM速度快，但集成度低、功耗大，常用于高速緩存；DRAM集成度高、功耗低，但速度相對(duì)較慢，常用于計(jì)算機(jī)的主存儲(chǔ)器。ROM在正常工作時(shí)只能讀出數(shù)據(jù)，不能寫入數(shù)據(jù)，斷電后數(shù)據(jù)不會(huì)丟失。它可以分為掩膜ROM、可編程只讀存儲(chǔ)器（PROM）、可擦除可編程只讀存儲(chǔ)器（EPROM）和電可擦除可編程只讀存儲(chǔ)器（EEPROM）等。掩膜ROM是在制造時(shí)將數(shù)據(jù)固化在芯片中，用戶不能修改；PROM可以由用戶一次性編程；EPROM可以用紫外線擦除后重新編程；EEPROM可以用電信號(hào)擦除和編程，使用更加方便。7.2存儲(chǔ)器容量的擴(kuò)展當(dāng)單個(gè)存儲(chǔ)器芯片的容量不能滿足要求時(shí)，需要進(jìn)行容量擴(kuò)展?？梢苑譃槲粩U(kuò)展和字?jǐn)U展。位擴(kuò)展是增加存儲(chǔ)器的位數(shù)。例如用4片8K×1位的存儲(chǔ)器芯片可以擴(kuò)展為8K×4位的存儲(chǔ)器。位擴(kuò)展時(shí)，各芯片的地址線和控制線并聯(lián)，數(shù)據(jù)線分別連接到不同的位上。字?jǐn)U展是增加存儲(chǔ)器的字?jǐn)?shù)。例如用2片8K×8位的存儲(chǔ)器芯片可以擴(kuò)展為16K×8位的存儲(chǔ)器。字?jǐn)U展時(shí)，各芯片的數(shù)據(jù)線和低位地址線并聯(lián)，高位地址線通過譯碼器產(chǎn)生片選