使用原理圖描述方法進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)形象直觀(guān)，但無(wú)法滿(mǎn)足快速高效的設(shè)計(jì)要求。硬件描述語(yǔ)言(HDL)具有對(duì)系統(tǒng)的高層次描述功能，用硬件描述語(yǔ)言對(duì)電子線(xiàn)路的描述和設(shè)計(jì)是EDA建模和實(shí)現(xiàn)技術(shù)的重要方法。本項(xiàng)目以三路表決器設(shè)計(jì)為載體，說(shuō)明用VHDL(超高速集成電路硬件描述語(yǔ)言)描述和設(shè)計(jì)數(shù)字電路的方法，逐步掌握VHDL基本語(yǔ)法知識(shí)，提高數(shù)字電路VHDL程序描述和設(shè)計(jì)能力。項(xiàng)目2三路表決器設(shè)計(jì)制作方案教學(xué)目標(biāo)項(xiàng)目2三路表決器設(shè)計(jì)制作方案技能目標(biāo)知識(shí)目標(biāo)素質(zhì)目標(biāo)(1)能使用QuartusPrime軟件，應(yīng)用文本輸入法設(shè)計(jì)數(shù)字電路。(2)能將數(shù)字電路轉(zhuǎn)化為硬件描述語(yǔ)言。(3)能使用ModelSim軟件對(duì)設(shè)計(jì)電路進(jìn)行功能仿真。(4)能將設(shè)計(jì)好的硬件程序通過(guò)編程器載入開(kāi)發(fā)板目標(biāo)芯片。(5)能進(jìn)行VHDL程序與FPGA的在線(xiàn)聯(lián)合調(diào)試。(6)能用開(kāi)關(guān)、數(shù)碼管、發(fā)光二極管設(shè)計(jì)數(shù)字系統(tǒng)的輸入與輸出。(1)了解常用硬件描述語(yǔ)言類(lèi)型。(2)了解VHDL程序的特點(diǎn)。(3)熟悉VHDL程序的基本格式和規(guī)范。(4)熟悉VHDL程序基本結(jié)構(gòu)。(5)熟悉VHDL程序的標(biāo)識(shí)符。

(1)培養(yǎng)質(zhì)量意識(shí)、安全意識(shí)。(2)訓(xùn)練程序語(yǔ)言編寫(xiě)規(guī)范。(3)培養(yǎng)遵守電子設(shè)計(jì)的規(guī)范流程。任務(wù)描述項(xiàng)目2三路表決器設(shè)計(jì)制作方案利用VHDL程序設(shè)計(jì)三路表決器，同意票大于等于2票，表示通過(guò)。要求在QuartusPrime20.1軟件平臺(tái)上，用文本輸入方法設(shè)計(jì)三路表決器；用ModelSim-Altera2020.1仿真軟件仿真檢查設(shè)計(jì)結(jié)果；利用FPGA最小系統(tǒng)板，選用按鈕開(kāi)關(guān)、LED燈、數(shù)碼管、蜂鳴器等硬件資源進(jìn)行硬件驗(yàn)證。設(shè)計(jì)方案項(xiàng)目2三路表決器設(shè)計(jì)制作方案

三路表決器系統(tǒng)設(shè)計(jì)方案，輸入用3個(gè)開(kāi)關(guān)，輸出根據(jù)不同情況可以用1燈表示，當(dāng)大于等于2個(gè)開(kāi)關(guān)輸入為高電平時(shí)，燈亮表示通過(guò)；當(dāng)少于2個(gè)開(kāi)關(guān)輸入為高電平時(shí)，燈滅表示未通過(guò)。輸出還可用2燈表示、1燈加蜂鳴器、數(shù)碼管加蜂鳴器等表示，如表2.2所示：項(xiàng)目2三路表決器設(shè)計(jì)制作方案圖2.1三路表決器輸入?yún)⒖茧娐?.輸入電路設(shè)計(jì)

用三個(gè)按鍵開(kāi)關(guān)代表3位二進(jìn)制數(shù)輸入，當(dāng)按鍵按下時(shí)輸入高電平，與之相連的發(fā)光二極管“亮”，表示同意；當(dāng)按鍵未按下時(shí)，輸入低電平，與之相連的發(fā)光二極管“滅”，表示不同意。輸入?yún)⒖茧娐啡鐖D2.1所示。項(xiàng)目2三路表決器設(shè)計(jì)制作方案圖2.2三路表決器輸出參考電路2.用發(fā)光二極管表示輸出本項(xiàng)目用2發(fā)光二極管的“亮”與“滅”表示輸出的通過(guò)與不通過(guò)。當(dāng)L1輸出為高電平與之相連接的發(fā)光二極管“亮”，L2輸出為低電平與之相連接的發(fā)光二極管“滅”時(shí)，表示通過(guò)；當(dāng)L1輸出為低電平與之相連接的發(fā)光二極管“滅”，L2輸出為高電平與