出為TTL電平。在輸入按鍵的控制下，產(chǎn)生單次的脈沖，脈沖的寬度由8位的輸入數(shù)據(jù)控制(以下稱之為脈寬參數(shù))。由于是8位的脈寬參數(shù)，故可以產(chǎn)生255種寬度的單次脈沖。序號(hào)階段名稱時(shí)間安排地點(diǎn)或條件1布置設(shè)計(jì)題目第一周周一電科實(shí)驗(yàn)室2技術(shù)規(guī)范制訂周一周二電科實(shí)驗(yàn)室3總體方案設(shè)計(jì)周三周四電科實(shí)驗(yàn)室4詳細(xì)方案設(shè)計(jì)周五電科實(shí)驗(yàn)室5電路設(shè)計(jì)第二周周一周二電科實(shí)驗(yàn)室6仿真驗(yàn)證周三電科實(shí)驗(yàn)室7綜合布局布線周四電科實(shí)驗(yàn)室8后仿真周四電科實(shí)驗(yàn)室9下載實(shí)現(xiàn)周五電科實(shí)驗(yàn)室總結(jié)撰寫報(bào)告電科實(shí)驗(yàn)室單次的脈沖pulse,脈沖的寬度由data8位的輸入數(shù)據(jù)控制(以下稱(1)分頻模塊：輸入為總的時(shí)鐘50M,經(jīng)過分頻以后變?yōu)?00HZ。(2)延時(shí)模塊：當(dāng)clk為高電平且在復(fù)位延時(shí)5個(gè)始終周期后輸出一個(gè)高電平load。(3)計(jì)數(shù)模塊：脈寬參數(shù)端data接受8位的數(shù)據(jù)，經(jīng)數(shù)據(jù)預(yù)置端clr裝時(shí)間后燈開始亮，亮一段時(shí)間后燈熄滅。延時(shí)模塊的時(shí)序圖如下：根據(jù)時(shí)序關(guān)系，可以做出圖所示的流程圖。開始計(jì)數(shù)器減一計(jì)數(shù)器分頻模塊的代碼：reg[31:0]a=32‘d0;//定義內(nèi)部寄存器并賦初值begina<=32'd0;//計(jì)數(shù)器記到了500000清零。elsea<=a+1;//計(jì)數(shù)器沒有記到了500000自加。endmodule//結(jié)束分頻模塊。分頻模塊的仿真結(jié)果：在驗(yàn)證的時(shí)候設(shè)計(jì)了一個(gè)8分頻。有波形圖可以看出clk50M經(jīng)過8個(gè)周期后clk取反，實(shí)現(xiàn)了8分頻，驗(yàn)證了自己的設(shè)計(jì)。②延時(shí)模塊的設(shè)計(jì)：inputclk,clr;//輸入端口的定義。always@(posedgeclkornegedgeclr)beginload<=0;else//當(dāng)clr為高電平時(shí)計(jì)數(shù)器減counta<=counta-8'd1;begincounta<=8'd0:load<=1;//輸出load為高。延時(shí)模塊的仿真結(jié)果：從波形圖可以看出當(dāng)clr為高電平，且時(shí)鐘的上升沿到來的時(shí)候，延時(shí)5個(gè)時(shí)鐘周期后輸出load為高電平。regpulse;//輸出定義為reg類型。always@(posedgeclkornegedgeclr)pulse<=1;//輸出為高電平。if(count==8'dO)//當(dāng)計(jì)數(shù)器減到零的時(shí)候。beginend//endbeginend//endbeginend//endalwaysendmodule//結(jié)束計(jì)數(shù)模塊。計(jì)數(shù)模塊的仿真結(jié)果：000H0P/rimptssthwavtt000H0Pconmpe.hh=43t生上圖為可編程單脈沖發(fā)生器的邏輯仿真結(jié)果。由仿真結(jié)果可以看出，單脈沖輸出的持續(xù)時(shí)間(脈沖寬度)由輸入的脈寬參數(shù)data決定。2.仿真激勵(lì)源代碼：moduleconfirmpulsetb;//仿真模塊名字的定義。,regclk_50M,key,clr;//輸入的時(shí)鐘，按鍵，清零。always#10clk50M=~clk50M;//時(shí)鐘周期。beginbegin$monitor($time,,,"clk50M=%d,clr=%d,data=%d,key=%d,pulse=%d\n",clk50M,clr,data,key,pulse):moduleconfirmpulse(clk50M,data,clr,key,pulse);outputpulse;//脈寬的輸u2(.clk(clk),.data(data),.clr(clr),.load(load),.pulse(pulse),.key(key));//begina<=32'd0;//計(jì)數(shù)器記到了500000清零。reg[2:0]counta;//延時(shí)計(jì)數(shù)器。if(!clr)//當(dāng)clr為低電平時(shí)load<=0;else//當(dāng)clr為高電平時(shí)計(jì)數(shù)器減一。begincounta<=counta-8'd1;if(counta==8'd0)//計(jì)數(shù)器減到零時(shí)，進(jìn)行復(fù)位輸出load為高begincounta<=8'd0;load<=1;//輸出load為高。modulecount(clk,data,clr,load,pulse,key);//模塊名定義。input[7:0]data;//maikuandedingyiregpulse;//輸出定義為reg類型。reg[7:0]count;//計(jì)數(shù)器的定義。always@(posedgeclkornegcount<=count-8'd1;//計(jì)數(shù)器減一。if(count==8'd0)//當(dāng)計(jì)數(shù)器減到零的時(shí)候。beginpulse<=0;//輸出為低電平。endmodule//結(jié)束計(jì)數(shù)模塊。下圖為可編程單脈沖發(fā)生器的邏輯仿真結(jié)果。由仿真結(jié)果可以看出，單脈沖輸出的持續(xù)時(shí)間(脈沖寬度)由輸入的脈寬參數(shù)data決定。功能仿真符合設(shè)計(jì)規(guī)范。七、綜合與布局布線報(bào)告綜合工具采用的是Altera公司的QuartusⅡ6.0。綜合的結(jié)果如下：言言clk50Midata7pulseTlowTlowSummaryRevisionNameTop-levelEntityNameFamilyTimingModelsMettimingrequiremTotalvirtualpinsTotalmemorybitsSuccessful-SunJan0confirmpulseCycloneIIEP2C5T144C899/4,608(2%)0/26(0%)0%)koiHkeWmtck.5NietWamAwmueWmleImueeNnieWm-wimutetWmNEor?2AahmytebWen/4.TV-crtakoHmNm16H*23koHmNm16H*23lmuetWm/d在設(shè)計(jì)過程中，經(jīng)過驗(yàn)證與思考，在設(shè)計(jì)的時(shí)候需要加上一個(gè)延時(shí)模塊，延時(shí)模塊起了消抖的作用，如果不加延時(shí)模塊輸出的結(jié)果和通過這次課程設(shè)計(jì)，我真正認(rèn)識(shí)了FPGA的設(shè)計(jì)流程，熟悉了Verilog的程序設(shè)計(jì)，并讓我有機(jī)會(huì)把理論與實(shí)際相結(jié)合，掌握了寶貴的實(shí)踐經(jīng)驗(yàn)。這是我第一