第第頁常見的數(shù)字電路筆試題

2、什么是同步規(guī)律和異步規(guī)律?(漢王筆試)

同步規(guī)律是時鐘之間有固定的因果關(guān)系。異步規(guī)律是各時鐘之間沒有固定的因果關(guān)系。

3、什么是線與規(guī)律，要實現(xiàn)它，在硬件特性上有什么詳細要求?(漢王筆試)

線與規(guī)律是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用

oc門可能使灌電流過大，而燒壞規(guī)律門。同時在輸出端口應(yīng)加一個上拉電阻。

4、什么是Setup和Holdup時間?(漢王筆試)

5、setup和holdup時間,區(qū)分.(南山之橋)

6、說明setuptime和holdtime的定義和在時鐘信號延遲時的改變。(未知)

7、說明setup和holdtimeviolation，畫圖說明，并說明解決方法。(威盛VIA

2022.11.06上海筆試試題)

Setup/holdtime是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)

器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿(如上

升沿有效)T時間到達芯片，這個T就是建立時間-Setuptime.如不滿意setuptime,這個

數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。

保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。假如holdtime

不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。

建立時間(SetupTime)和保持時間(Holdtime)。建立時間是指在時鐘邊沿前，數(shù)據(jù)信

號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間。如

果不滿意建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會涌現(xiàn)

metastability的狀況。假如數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時

間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。

8、說說對數(shù)字規(guī)律中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣清除。(仕蘭微

電子)

9、什么是競爭與冒險現(xiàn)象?怎樣判斷?如何清除?(漢王筆試)

在組合規(guī)律中，由于門的輸入信號通路中經(jīng)過了不同的延時，導(dǎo)致到達該門的時間不全都

叫競爭。產(chǎn)生毛刺叫冒險。假如布爾式中有相反的信號那么可能產(chǎn)生競爭和冒險現(xiàn)象。解決

方法：一是添加布爾式的消去項，二是在芯片外部加電容。

10、你知道那些常用規(guī)律電平?TTL與COMS電平可以徑直互連嗎?(漢王筆試)

常用規(guī)律電平：12V，5V，3.3V;TTL和CMOS不能徑直互連，由于TTL是在0.3-3.6V之

間，而CMOS那么是有在12V的有在5V的。CMOS輸出接到TTL是可以徑直互連。TTL接到CMOS需

要在輸出端口加一上拉電阻接到5V或者12V。

11、如何解決亞穩(wěn)態(tài)。(飛利浦-大唐筆試)

亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞

穩(wěn)態(tài)時，既無法猜測該單元的輸出電平，也無法猜測何時輸出才能穩(wěn)定在某個正確的.電平

上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無

用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。

12、IC設(shè)計中同步復(fù)位與異步復(fù)位的區(qū)分。(南山之橋)

13、MOORE與MEELEY狀態(tài)機的特征。(南山之橋)

14、多時域設(shè)計中,如何處理信號跨時域。(南山之橋)

15、給了reg的setup,hold時間，求中間組合規(guī)律的delay范圍。(飛利浦-大唐筆試)

Delayperiod-setuphold

16、時鐘周期為T,觸發(fā)器D1的建立時間最大為T1ma*，最小為T1min。組合規(guī)律電路最大延

遲為T2ma*,最小為T2min。問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿意什么條件。(華

為)

17、給出某個一般時序電路的圖，有Tsetup,Tdelay,Tck-q,還有clock的delay,寫出決

定最大時鐘的因素，同時給出表達式。(威盛VIA2022.11.06上海筆試試題)

18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。(威盛VIA2022.11.06上海筆試試題)

19、一個四級的Mu*,其中第二級信號為關(guān)鍵信號如何改善timing。(威盛VIA

2022.11.06上海筆試試題)

20、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，

使得輸出依靠于關(guān)鍵路徑。(未知)

21、規(guī)律方面數(shù)字電路的卡諾圖化簡，時序(同步異步差異)，觸發(fā)器有幾種(區(qū)分，優(yōu)

點)，全加器等等。(未知)

22、卡諾圖寫出規(guī)律表達使。(威盛VIA2022.11.06上海筆試試題)

23、化簡F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)

24、pleaseshowtheCMOSinverterschmatic,layoutanditscrosssectionwithP-

wellprocess.Plotitstransfercurve(Vout-Vin)Andalsoe*plainthe

operationregionofPMOSandNMOSforeachsegmentofthetransfercurve?(威

盛筆試題circuitdesign-beijing-03.11.09)

25、TodesignaCMOSinvertorwithbalanceriseandfalltime,pleasedefine