EDA實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)一:組合電路的設(shè)計(jì)Mux21a實(shí)體Mux21a實(shí)體Mux21a結(jié)構(gòu)體ENTITＹmuｘ２1ａISPORT(ａ，b:INBIＴ;s:IＮBIT；ｙ:OUTBIT);ＥNDENTＩTYmｕx２1a;ＡＲCHＩTECTUＲＥoneOFmux２1aISSＩGNAＬｄ，e：BIT;BEGIN d<=ａＡND(NOＴS); e＜＝bANＤs;?y<=dORe;EＮＤAＲＣHITECTURＥｏne;Mux２1a仿真波形圖以上便是２選1多路選擇器的VＨＤL完整描述，即可以當(dāng)作一個(gè)元件ｍux21ａ。mｕx21a實(shí)體是描述相應(yīng)的邏輯圖或者器件圖，圖中a和b分別是兩個(gè)數(shù)據(jù)輸入端的端口名，s為通道選擇控制信號輸入端的端口名,ｙ為輸出端的端口名。Mux21ａ結(jié)構(gòu)體可以當(dāng)作是元件的內(nèi)部電路圖。最后是對仿真得出的ｍux21a仿真波形圖。實(shí)驗(yàn)二:時(shí)序電路的設(shè)計(jì)實(shí)驗(yàn)內(nèi)容D觸發(fā)器的VHDL語言描述，它的程序如下：LＩBRARYIEEE;D觸發(fā)器UＳEIEEE．ＳＴD_ＬOＧIC_１16４．ＡＬL；D觸發(fā)器ＥNTIＴYDFF1ＩSＰＯRT(CLK：ＩNSＴD＿LOGＩC;D:INSTD_ＬOＧIC;Q:OＵＴSTD＿LOGIC);END;AＲＣHＩTEＣTUREbｈｖOFDFＦ1ＩSＢEGINPROCEＳS(ＣＬK)BEGIＮIＦCLK'EVEＮTANDCLK='1'THEＮQ<=D;ENDIF;ENＤPRＯCESS;ＥNＤbhv；D觸發(fā)器的仿真波形圖最簡樸并最具代表性的時(shí)序電路是D觸發(fā)器，它是現(xiàn)代可編程ASIC設(shè)計(jì)中最基本的時(shí)序元件和底層元件。D觸發(fā)器的描述包含了VＨDL對時(shí)序電路的最基本和典型的表達(dá)方式,同時(shí)也包含了VHDL中許多最具特色的語言現(xiàn)象。D觸發(fā)器元件如上圖所示，其在ｍax+pｌus2的仿真得出上面的波形實(shí)驗(yàn)三:設(shè)計(jì)含異步清零和同步時(shí)鐘使能的加法計(jì)數(shù)器實(shí)驗(yàn)內(nèi)容一個(gè)帶有異步復(fù)位和同步時(shí)鐘使能的十進(jìn)制加法計(jì)數(shù)器，它的程序如下：ＬIBRARYＩEEE;USEＩEEE.STD_LOGＩＣ＿11６４.ＡLL;USEＩＥEE.STD_LOGIＣ_UNSIＧNEＤ.ALL;EＮTIＴYCNT10ＩSＰORT(CLK,RST，ＥN:INSTD_ＬOＧIＣ;CＱ:OUTSTD＿ＬOGIC＿VECTOR(3DOWＮTＯ0)；COＵＴ:OUTSＴD_LＯＧＩC);ＥNDＣNＴ1０;ARCHITECTUREbｅhavＯFCNT10ISＢEGIＮPROCＥSS(CLK，ＲST,EN)ＶARＩABLECQI:STD_LOＧIC_VECTＯR(３ＤＯWNＴO(shè)0);BEGINＩFRSＴ=＇1'ＴHENＣQＩ:=(OTHERS=>＇0');--計(jì)數(shù)器異步復(fù)位ＥＬSIFCLK＇EVEＮTANDCLK='1'THＥN--檢測時(shí)鐘上升沿ＩFEＮ='1'ＴＨEＮ--檢測是否允許計(jì)算(同步使能）ＩFCQＩ<9THENＣQＩ:=CQＩ+1;－-允許計(jì)數(shù),檢測是否小于9ELSECQＩ:=(OTHＥRS=＞＇0＇）;－-大于9,計(jì)數(shù)值清零EＮDＩF；ENＤIF;EＮDIF；IFCＱI=9THＥNＣOUT<='1＇；--計(jì)數(shù)大于9，輸出進(jìn)位信號ELSECOUT<＝'０＇;ＥNＤIF;CＱ＜=CＱI；--將計(jì)數(shù)值向端口輸出ENDＰＲＯCEＳS;ENDbehav;加法計(jì)數(shù)器的工作時(shí)序程序說明RＳT是異步清信號,高電平有效;ＣLK是鎖存信號；D[3..０］是４位數(shù)據(jù)輸入端。當(dāng)EN為＇1＇時(shí)，多路選擇器將加1器的輸出值加載于鎖存器的數(shù)據(jù)端；當(dāng)ＥN為＇0'時(shí)將"0000＂加載于鎖存器.實(shí)驗(yàn)四：用原圖輸入法設(shè)計(jì)8位全加器實(shí)驗(yàn)內(nèi)容：完畢半加器和全加器的設(shè)計(jì)。實(shí)驗(yàn)?zāi)康模菏煜み\(yùn)用max+plｕs2的原理圖輸入方法設(shè)計(jì)簡樸組合電路，掌握層次化設(shè)計(jì)的方法。半加器的原理圖如下半加器的時(shí)序仿真波形如下：將半加器的原理圖選擇File中的CreateDefaultSymｂｏl項(xiàng)，此時(shí)即將當(dāng)前文獻(xiàn)變成了一個(gè)包裝好的單一元件,并被放置在工程途徑指定的目錄中以備后用。H＿ａdｄｅr一位全加器的VHDL描述，它的電路圖如下1位全加器的時(shí)序仿真波形如下一位全加器可以由兩個(gè)半加器和一個(gè)或門連接而成。8位全加器設(shè)計(jì)原理圖八位全加器的波形仿真如上圖實(shí)驗(yàn)五:用原理圖輸入法設(shè)計(jì)較復(fù)雜數(shù)字系統(tǒng)實(shí)驗(yàn)?zāi)康?熟悉原理圖輸入法中74系列等宏功能元件的使用方法,掌握更復(fù)雜的原理圖層次化設(shè)技術(shù)和數(shù)字系統(tǒng)設(shè)計(jì)方法。實(shí)驗(yàn)內(nèi)容：完畢2位十進(jìn)制頻率計(jì)的設(shè)計(jì)，并進(jìn)行仿真測試，給出仿真波形。實(shí)驗(yàn)原理圖:時(shí)序仿真波形圖：實(shí)驗(yàn)分析：F_ＩN是待測頻率信號，CNＴ_EＮ是對待測頻率脈沖計(jì)數(shù)允許信號CＮT_ＥN高電平時(shí)允許計(jì)數(shù),低電平時(shí)嚴(yán)禁計(jì)數(shù)。仿真波形顯示,當(dāng)ＣNT_EＮ為高電平時(shí)允許cｏnter８對Ｆ_IN計(jì)數(shù),低電平時(shí)ｃoｎtｅｒ8停止計(jì)數(shù),由鎖存信號LOCK發(fā)出的脈沖,將ｃonter8中的二個(gè)4位十進(jìn)制數(shù)鎖存進(jìn)7４374中，并由7437４分高低位通過總線H[6..0]和L[6..0]輸給7424８譯碼輸出顯示，即測得的頻率值。此后由清零信號CＬR對計(jì)數(shù)器cｏnｔeｒ8清零，以備下一周期計(jì)數(shù)之用。實(shí)驗(yàn)六：七段數(shù)碼顯示譯碼器設(shè)計(jì)實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計(jì),學(xué)習(xí)VHDL的ＣASE語句應(yīng)用及多層次設(shè)計(jì)方法。實(shí)驗(yàn)內(nèi)容：7段數(shù)碼的程序和其波形方真，它的程序如下：LIＢＲARＹＩＥEE;ＵSＥIEＥＥ．STD＿ＬＯＧIC_1164.ALＬ；ＥNTIＴＹDecL7SISPＯRＴ(Ａ:IＮSＴD＿LOGIC_ＶECTOR（3DＯWNＴO(shè)0）;LＥＤ7Ｓ：ＯUTSTD_LOGIC_VECTＯR（6DOWNＴO(shè)０）)；EＮD；ARCHITECTUREoneＯＦDｅcL7ＳISBEGINPROＣESＳ(A)BEGＩＮCASEＡ(3ＤOＷNTO0)ISWHEN"0０0０"=＞LED7S<="0１１1111"；--X"3Ｆ"'0WHEN"０001"=>LED7S<="0０00110";-－X"0６"'１WHEＮ"0０10"＝>ＬED7S＜="101１0１１";--X"5B"'2WＨEN"00１１"=>LＥＤ7Ｓ<="１0０111１＂;--X"4F"＇3WHEN"01０0"=＞LＥＤ７S<＝＂１1001１0"；－-X＂66"'4WＨEN＂０101＂=＞ＬED7S＜＝"１1011０1";--X＂6D＂'5WHEＮ"０110"=>ＬED7Ｓ<=＂１111101";--X"７D"'6WＨＥＮ"0１11＂＝>LEＤ7Ｓ<="０00０111"；－－X＂07"'7WHＥＮ＂1000＂=>LEＤ7S＜＝"１11１11１";－-X"７Ｆ＂'8WHEN"１001＂=＞LED７S<="110１1１1";－－X＂６F"'9WHＥＮ"1010＂＝＞LEＤ7S<="１１10111";--X"7７"'10ＷＨEＮ"10１１"=>LED7Ｓ<＝"111１１0０"；-－X"７C"＇11ＷHEN"1100"＝>LED7S<＝"０１１１00１";--X"3９"'12ＷHＥＮ"1１01"=>LＥＤ7S<=＂１01111０";--X＂５E"'１3WＨEN"1110"=>LEＤ7S<="1111００１＂;--X"79"＇14WＨＥN"1111"=>LED7S<="1110０01＂；－－Ｘ"７1"'15WＨＥNOTＨERS=＞NULL;ENDCASE;ENDPRＯCＥSＳ；END；7段譯碼器仿真波形實(shí)驗(yàn)七:數(shù)控分頻器的設(shè)計(jì)實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)、分析和測試方法實(shí)驗(yàn)原理:數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí),將對輸入的時(shí)鐘信號有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完畢的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號相接即可。當(dāng)輸入輸入不同的CLK時(shí)鐘頻率和預(yù)置值Ｄ時(shí)得不同F(xiàn)OＵT電平它的程序如下：LIBRARYIＥEE；UＳEIEEE.STD_LOGIＣ_1164.ＡLL;UＳＥＩEEE.STD_ＬOGIC_UＮＳＩGＮED．ALＬ;ENTITYDＶFISPOＲT(CＬK：ＩＮＳTD_LOＧIC;D:ＩNSTD_LOGIC_VECTOR（7DOWＮTO０)；FOＵT:ＯUTSTD_LOGIC);ENＤ；AＲCＨIＴＥCTURＥｏneOFDVFISSＩGNALＦULＬ:ＳTD_ＬＯGＩC;BEGＩNP_REＧ:ＰRＯCESS(ＣLK)VAＲIABLECＮT8:ＳTD_LOGIC_VEＣＴO(shè)Ｒ(7DOWＮTＯ0）;BEGINIＦCLK＇EVENTＡNDCLK='１'THＥNIFCNT8="11111111"THＥNCNT8:=D；－－當(dāng)ＣNT８計(jì)數(shù)計(jì)滿時(shí)，D被同步預(yù)置給計(jì)數(shù)器CNＴ8FUＬＬ＜＝'1';-－同時(shí)使溢出標(biāo)志信號ＦＵLL輸出為高電平ＥＬSEＣＮT8:＝CＮＴ8+1；--否則繼續(xù)作加１計(jì)數(shù)FＵLL＜=＇0'；－-且輸出溢出標(biāo)志信號FUＬL為低電平EＮDIF; ENDIF;ENDPRＯCESSP_RＥG;P＿DIＶ：PROCESS(FULL)VAＲＩABLＥCNT2:ＳTD＿LOGIC;ＢEGIＮIFFULＬ'EVEＮTＡNDFULＬ＝'1＇THENCNT２：=NＯＴＣNＴ2;-－假如溢出標(biāo)志信號ＦULL為高電平，D觸發(fā)器輸出取反IFCNＴ2=＇１'ＴHENFOＵＴ<=＇1'；ＥLSEFOＵT<='0'；ENＤIF;ＥNDIF;ＥNＤPROCESＳP_DIV;ENＤ;上例的時(shí)序波形如下:當(dāng)給出不同輸入值D時(shí)，F(xiàn)ＯUT輸出不同頻率(CLK周期=50ｎs）數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí),將對輸入的時(shí)鐘信號有不同的分頻比，本設(shè)計(jì)中的數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完畢的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號相接即可。實(shí)驗(yàn)八:正弦信號發(fā)生器設(shè)計(jì)實(shí)驗(yàn)?zāi)康模哼M(jìn)一步熟悉Maｘ+plusII及其LＰM_ROＭ與FPGA硬件資源的使用方法。實(shí)驗(yàn)內(nèi)容:設(shè)計(jì)一個(gè)正弦波發(fā)生器，并進(jìn)行仿真測試,給出仿真波形。實(shí)驗(yàn)原理圖:時(shí)序波形仿真圖:信號發(fā)生器結(jié)構(gòu)包含兩個(gè)部分：ROM的地址信號發(fā)生器，由６位計(jì)數(shù)器擔(dān)任;一個(gè)正弦數(shù)據(jù)RＯM，由LPM＿ROM模塊構(gòu)成。實(shí)驗(yàn)九:8位十六進(jìn)制頻率計(jì)設(shè)計(jì)實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)較復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)方法。實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)一個(gè)８位十六進(jìn)制頻率計(jì),并進(jìn)行仿真測試,給出仿真波形。ＬIＢRAＲＹIEEＥ;－－測頻控制USEIＥEE.STD_ＬOGIC_1１6４.ALL;USEＩEEE.ＳTD_LOGIＣ_ＵNSIＧNED.ALL;ＥNＴＩTYｆtctrｌＩSPORT(CLKK：ＩＮＳＴＤ_LOＧIC;--1HzCNT_ＥN,ＲST_CＮＴ,ＬOAD：OUＴＳTD＿LOＧＩC);ENDfｔｃtrl;ARCHITＥＣＴＵＲEbeｈavOFftcｔrlISSIGNAＬＤＩＶ2CLK:SＴD_LＯGIＣ;BEGＩNPＲOCＥSS(CLＫK)BEＧＩNＩFＣＬKK'EVENTAＮDCLKＫ='1'TＨEＮＤIV2CＬK<=NOＴDＩＶ2CLK;ENDＩF;ENＤPROＣESS;ＰROCESS(CＬKK，DＩＶ2CLK）BEGＩNIFCLKK='0'ＡNDDiv2CLK='０＇TＨＥNRＳT_CNT＜='1';EＬSERST_CNT<＝'0';EＮＤＩF;ENDPROCESS;LＯAD<=ＮOTDIV2CLK；CNT_EN<=DIＶ２CＬK;ENＤbehａv;LＩBRＡRYIEEE;--３2位鎖存器UＳＥＩEEE．SＴD＿LＯGIC_１１64．AＬL;ENＴITYREG32ＢISPＯRＴ(LK:INSTD_LOGIＣ；DIN:IＮSＴD_ＬＯGＩＣ_VECＴO(shè)R（3１ＤOWNTO0)；ＤＯＵT：OUＴSTD＿LOGＩＣ_VECTOR(31DOWNTO0));ENDＲＥG３2B;ＡＲＣHITＥＣTUＲEbehａvOFRＥG32BISBEGINPROCESＳ(LＫ，DＩN)BＥGINIFLＫ'ＥVＥNTANDLＫ='１＇THENDOUＴ<=DＩN；－-時(shí)鐘到來時(shí)，鎖存輸入數(shù)據(jù)ＥNDIF;ENＤＰＲOCESS;EＮDbehav;LＩBRＡRＹＩＥＥE;－-32位計(jì)數(shù)器USEIＥEE.ＳＴD_LOGIC_1１64.ＡLL；UＳＥIEEE.STＤ_LＯGIＣ_UＮSIGNED．AＬL；ENTＩＴYcounｔer32bISPORT(ＥNAＢＬ，CLR,FIN：ＩＮSTＤ＿LOGＩC；DＯＵＴ:ＯUTSTＤ_LＯGＩC_VECTOＲ(３1DOWNＴＯ0）);ＥＮＤcｏunｔeｒ32b;AＲCHITECTUREbｅｈavＯFcouｎteｒ32ｂISＳIGNＡLCQＩ:STD_LOGIＣ_VECTOＲ(31DOWNTＯ0);ＢEＧＩNＰROCESＳ(ENＡBL,CＬＲ，F(xiàn)IＮ)BEGIＮIFCＬR='1'THENCQI＜＝(ＯTHERＳ=>'０'）;－-清零ELSIFFIN'EVENTＡＮDFIN＝＇1'THENIＦEＮABL=＇1＇THＥＮCQI<=ＣQＩ+1；ENDIF;ENＤIF;ENＤPROCESS;DＯUＴ<=CＱＩ;EＮDbehav;libｒａryieee；usｅｉeee．std_loｇｉｃ_1164.all;enｔitypreｑtｅｓtisｐｏｒt（cｌk１ｈz:ｉnｓｔd_ｌｏgiｃ；fsin:inｓtd_logｉc;doｕt:outｓtd＿ｌogic_vｅctor(31dｏwｎtｏ0)）;eｎdｐreqtest；archｉtectｕrestｒucｏffreqｔesｔiｓｃｏｍpoｎenｔftctrlport(cｌｋk:instd_logic；cnｔ_en:outstｄ＿ｌoｇic;rｓｔ_cｎt:outｓtｄ＿loｇｉc；load:oｕtsｔd＿ｌｏgic);eｎdcｏｍｐｏneｎt;ｃompｏnentｃounter３2bｐort(fin:ｉｎstd＿logiｃ；clr:inｓｔd_logic；ｅnａbｌ:instｄ＿ｌogic;dout：outstｄ_stｄ＿ｌogic_vｅctｏr(3１ｄowｎｔｏ0));ｅｎdcomｐonenｔ;compｏnenｔreｇ32ｂｐort(lk：instd_lｏgic；dｉn：instd_stｄ＿lｏgic＿vecｔor(31downｔo0);dout：ｏutstｄ_ｓtd_loｇic_vectｏr(3１dｏwnto0)）;endｃompｏneｎt;signalｔsten1:sｔｄ_ｌoｇic；sｉgnaｌclr＿ｃnt1:ｓtd_ｌｏgic;sｉgalload1：ｓtd_logｉc;sigaｌｄt01:ｓｔd＿stｄ_ｌoｇic＿veｃtor(３1dｏwnto0）;siｇalcarrｙ_out1：std_std_ｌogic_vｅctoｒ(6dｏwntｏ0);bｅginｕ１:ftｃtｒlｐoｒtｍap(clkk=>clk1hｚ,cnt_en=>ｔｓtｅn1,rsｔ＿cnt=>clr_cnt1,load=>ｌoad1）;u2:ｒeg32ｂportmａp(lｋ=＞lｏad１,diｎ=>ｄto1,ｄout=>dｏut);u3:counｔer32bｐｏｒtmap（fiｎ=>fsin,clr=＞ｃlｒ_cnt１,enabl=>tsten1,dout=＞dｔ01);endsｔruc;時(shí)序波形仿真圖：實(shí)驗(yàn)十:序列檢測器設(shè)計(jì)實(shí)驗(yàn)?zāi)康模河脿顟B(tài)機(jī)實(shí)現(xiàn)序列檢測器的設(shè)計(jì)，了解一般狀態(tài)機(jī)的設(shè)計(jì)與應(yīng)用。實(shí)驗(yàn)原理:序列檢測器可用于檢測一組或多組由二進(jìn)制碼組成的脈沖序列信號,當(dāng)序列檢測器連續(xù)收到一組串行二進(jìn)制碼后,假如這組碼與檢測器中預(yù)先設(shè)立的碼相同，則相同,則輸出1,否則輸出0。實(shí)驗(yàn)內(nèi)容：描述的電路完畢對序列數(shù)“11１００1０1”的檢測,當(dāng)這一串序列數(shù)高位在前（左移)串行進(jìn)入檢測器后,若此數(shù)與預(yù)置的密碼數(shù)相同,則輸出“A”，否則仍然輸出“B”。它的程序如下：LIＢRAＲYIEEE;ＵSEIＥＥE.STD＿LOGIC_11６4．ALL；ENTＩTYSCHKISPＯＲT(ＤＩＮ,ＣLK,ＣLＲ:IＮSTD_LOGIC；-－串行輸入數(shù)據(jù)位/工作時(shí)鐘/復(fù)位信號AＢ:ＯＵTSTD_LＯGIＣ＿VECTOＲ（3DOWNTO０)）;--檢測結(jié)果輸出ＥNDSCHK;ARＣＨIＴＥCTUREbehavOFSCHKIＳSIＧＮAＬＱ:INTEGＥRＲANGE０TO8;SIGNＡLD：STＤ_LOGＩC_VEＣTOＲ(7DOWNTO０);-－8位待檢測預(yù)置數(shù)BEGＩND＜="11１00１01";--8位待檢測預(yù)置數(shù)ＰRＯCESＳ(CLＫ,ＣLR)BEGＩNIFＣLR='1'TＨＥＮQ<＝０；EＬＳIFＣLK'EVENTANＤＣLK='１＇THEN--時(shí)鐘到來時(shí),判斷并解決當(dāng)前輸入的位CASEＱＩＳWHEN０=>IFDIN=Ｄ（7)THENＱ＜=1；ELＳEＱ＜=0;ENDIF;ＷＨEN1=>IＦＤＩＮ=D（6)THＥＮＱ＜＝２；ELＳEQ＜＝0;ＥNDＩF；WHEN2＝＞IFDＩN=D（5）THENＱ<=3;ELSEQ<=0;ＥNDＩＦ;WＨEN3=>ＩFDIN=D（4）THENＱ<＝４;EＬＳＥQ<=0；ＥNDIF;ＷHEN4＝>IＦDＩN=D(3)TＨENQ＜=5;ＥLSEQ<＝0;ＥNDＩＦ;ＷHEN5=>IFＤIN=D(２)THENQ<=6；ＥLSEQ<=０;ＥNDIF;WＨEＮ６=＞IFDIＮ=D(1）THＥNQ<=7;ELSEＱ＜=0;ENDIF;WHEN7=＞IＦDＩN=D(０）TＨENQ<=８;ELSＥQ<=0;ENDIＦ;WHENＯTＨERS=＞Q<＝0;EＮDCＡSＥ;ENＤＩF；EＮＤPＲＯCＥSS;ＰROCＥSS(Q)?-－檢測結(jié)果判斷輸出BEGIＮIＦＱ=8THEＮAB<="１0１0";--序列數(shù)檢測對的，輸出"Ａ"ELＳEＡB<="１0１1";－-序列數(shù)檢測錯(cuò)誤,輸出＂B"ENDIＦ;EＮＤPROCEＳS;ENDbｅhav;時(shí)序波形仿真圖：實(shí)驗(yàn)分析:當(dāng)序列檢測器連續(xù)收到一組串行二進(jìn)制碼后,假如這組碼與檢測器中預(yù)先設(shè)立的碼相同，則輸出A，否則輸出B。由于這種檢測的關(guān)鍵在于對的碼的收到必須是連續(xù)的,這就規(guī)定檢測器必須記住前一次的對的碼及對的序列，直到在連續(xù)的檢測中所收到的每一位碼都與預(yù)置數(shù)的相應(yīng)碼相同。在檢測過程中,任何一位不相等都將回到初始狀態(tài)重新開始檢測。本實(shí)驗(yàn)描述的電路完畢對序列數(shù)＂11１０0１０1＂的檢測,當(dāng)這一串序列數(shù)高位在前(左移)串行進(jìn)入檢測器后,若此數(shù)與預(yù)置的密碼數(shù)相同，則輸出“Ａ”,否則仍然輸出“Ｂ”。實(shí)驗(yàn)十一：樂曲硬件演奏電路設(shè)計(jì)實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)設(shè)計(jì)硬件樂曲演奏電路。實(shí)驗(yàn)內(nèi)容：主系統(tǒng)由三個(gè)模塊組成，由頂層設(shè)計(jì)文獻(xiàn),其內(nèi)部有三個(gè)功能模塊：ｔoneｔａba.vhｄ、ｎｏteｔabs.vhd和speakera.vhｄ。實(shí)驗(yàn)程序：硬件演奏電路頂層設(shè)計(jì):ｌiｂｒａryieee;uｓeieee．sｔｄ_ｌogic＿１16４.all;eｎｔitysongｅrisｐort（cｌk１2mｈz：ｉnstd_logic;clｋ8hz:ｉnsｔd_logic;codｅ１:ｏｕtstｄ_ｌogic_vecｔｏr（3downｔo0）;higｈ1：outstd_logｉc;spkouｔ：outｓtd＿ｌogic）;end;aｒchｉtｅctureonｅofsongerisｃomponeｎtｎotetabsｐort（ｃlk:instｄ_ｌoｇic;toｎeｉｎdｅx：ouｔstd_ｌｏｇic_vector(3ｄownto0));ｅｎdｃoｍponｅnt;componeｎｔtｏnｅtabａporｔ(iｎdeｘ:insｔd_lｏgic_vｅｃｔor（3doｗnｔｏ0);ｃｏdｅ：ｏｕｔstd_logｉｃ_veｃtor（3downｔｏ0);ｈｉgh:ｏuｔstd_logiｃ;tonｅ:ouｔsｔd_lｏgic_vｅctor（10ｄｏwｎｔo0）);enｄcoｍｐoｎｅnt;ｃompｏｎentspeaｋerapｏrt（ｃlk:ｉｎsｔd_logic;tone:ｉnstd_logiｃ＿ｖectｏr（1０dｏwnto0);ｓpks:outstd_logｉｃ）;ｅｎｄcomponeｎt;ｓignaltone:std_logic_vecｔor(1０downｔｏ0);ｓiｇnaltoneinｄｅx:std_ｌogiｃ_ｖeｃtor(3downto0);ｂｅgｉｎu1：nｏｔetabspoｒtmap(clｋ=>cｌk8hz,toneindex=>toｎeiｎdｅx);u2:tonetａbaｐoｒtmaｐ(index=>toneindeｘ，tｏnｅ=>tｏｎe,code=>ｃｏde1,ｈigh=>higｈ1）;u3:speakeraportmap(clk＝>ｃｌk1２ｍhz，ｔone＝＞tonｅ,sｐks=>spｋoｕｔ);enｄ；Ｓpeakera程序段:libraｒyieｅe(cuò);libraｒｙieee；ｕｓｅiｅe(cuò)ｅ．ｓｔｄ＿loｇiｃ_11６4．a(chǎn)ｌl;uｓeieeｅ.ｓtd_logｉc_unsｉgned．a(chǎn)ｌl;eｎtitysｐｅakeｒａiｓpｏrｔ(clk:iｎsｔd_ｌogic;toｎｅ:insｔd_logic_vecｔor(10doｗnto０);spks：ｏutstd_logｉc);ｅnd；aｒchiｔectuｒｅｏneofｓpeakeraisｓiｇnalprｅclk,fulｌspｋｓ:stｄ＿lｏｇic;bｅgｉndivｉdeｃlk:proｃesｓ（ｃlk)variablecoｕnｔ4:ｓtd_lｏｇic_vecｔor(3dｏwnｔｏ0);beｇｉｎpｒeｃlｋ<＝＇0';ifcount4＞1１thｅｎprecｌｋ<='1'；coｕnt4：＝"０0００";elsｉfｃlk'eveｎtanｄcｌk=＇1'ｔheｎcouｎt4:＝counｔ4＋1;eｎｄif;endprocess;ｇｅｎspks：ｐrｏcｅsｓ(ｐrｅcｌｋ,tonｅ)ｖarｉablecount11:ｓtd_lｏgic_ｖｅctor（1０ｄｏwｎto0);begｉnｉfpreclk＇evｅｎtａｎｄｐreｃlk='1'tｈeｎifcount1１＝16#７ff#thenｃount1１:=tｏne;fullspks＜=＇１';elsｅcounｔ1１:=cｏｕnt11＋１;fulｌspkｓ<=＇0';eｎｄif；eｎdｉf;ｅndｐrｏceｓs；delayspks:process(fuｌlspks)variaｂlecouｎt２:sｔｄ_ｌｏgic；beｇiniｆｆullspks'evenｔandfuｌlsｐks='1'ｔhencｏunt２:=notｃounｔ２;ifcount2='１＇ｔheｎspkｓ＜='1'；elseｓpks＜='0';ｅndiｆ；endif;ｅndｐrocess;end;tｏnｅtａba程序段:libｒarｙieｅe(cuò);ｕsｅｉｅe(cuò)e．sｔd_ｌｏgic＿１1６4.all;entｉｔｙｔonetabａｉsｐoｒt（iｎｄｅx：iｎstｄ_loｇiｃ_ｖｅctor(３downｔｏ0);ｃodｅ：ｏｕtstｄ_lｏgic_vｅcｔoｒ(3doｗnto0）;high:ouｔstd_loｇｉｃ;tonｅ:outstd_logiｃ＿vｅctor(１０downtｏ0))；enｄ;ａrｃhitecｔureoｎeoftoｎetabaiｓbｅgiｎｓｅarch:ｐｒｏceｓs(ｉｎｄｅｘ）ｂｅgincaseiｎdeｘiswheｎ"0０00"=>tｏｎe＜=＂＂；coｄｅ＜=＂0０0０"；hｉｇh<='0＇;-－20４7;when"０0０1"＝>ｔonｅ＜="＂；ｃｏdｅ<=＂0001"；high<＝'０＇;－-773;wheｎ"０0１0"=＞ｔone<＝"";codｅ<="001０"；hｉｇh<='0'；－-912;when"00１1"=>toｎｅ＜="";coｄe<="０011＂;higｈ<=＇0＇;--1036;when＂0101"=＞ｔｏne<="";coｄe<=＂0101"；high＜='0'；--119７；wｈeｎ"0110"=＞tone<="";code<="0110＂;higｈ<＝'0';--12９0;when＂011１＂＝>ｔone<="＂;ｃode<＝"0111";hｉgｈ<='0';--１３７2;ｗheｎ"1０00"=>ｔone<="";code<="０00１";hiｇｈ＜='0';-－１41０;whｅn"1001"＝>toｎe＜="＂;codｅ<=＂0０10＂;high＜=＇０'；--１4８0;wheｎ"１010"＝＞toｎｅ<＝""；code＜=＂00１1＂；higｈ<='0';－-1542;when"11０0"=>tone<="";code<=＂０101"；ｈｉgh<=＇０＇;-－1622;whｅn"1101"=＞tone<=""；cｏｄｅ<=＂01１0＂；higｈ＜＝'0';--１66８;wｈｅn"11１1"＝>tonｅ＜＝"";code<="00０1＂;ｈigh＜=＇０＇;--１72８;wｈenotheｒs=>nuｌl;ｅnｄcase;eｎdproｃess;end;notetabs的程序段：ｌibrarｙieee;uｓeieee.sｔd_ｌoｇiｃ_1１64.aｌl;useieｅe(cuò).ｓｔd_ｌogic＿unsiｇnｅd.all;entityｎｏtetabsiｓｐoｒｔ(cｌｋ:instd_loｇｉc;tｏnｅindｅx:outｓtｄ_loｇｉc_vｅctｏr(3downto０)）；enｄ;archｉtectｕreonｅofnotetａbｓiscoｍｐonenｔｍusicｐort(address:inｓtd_logic_vectoｒ(7downto0);ｉｎclock：inｓtd_loｇｉc;q:outstd＿logiｃ_vector(３downtｏ0));ｅndｃomｐoｎｅｎt；signalcoｕnter：sｔd_lｏgiｃ_ｖeｃtor(7doｗｎｔo０);begiｎcnt8:pｒocess(cｌk,counｔｅr)ｂegiｎifcｏunter=13８thｅnｃounter<="0０000000";elsif(clk'ｅｖentaｎdclk=＇１＇)theｎｃountｅr<=ｃouｎter+1;endｉf；endprｏcess;u1：mｕsicpｏrtmap(ａｄdress=＞couｎteｒ,ｑ=>tｏneｉｎdex,incloｃｋ＝>clk);enｄ;時(shí)序仿真圖：實(shí)驗(yàn)十二VGA彩條信號顯示控制器設(shè)計(jì)實(shí)驗(yàn)?zāi)康?學(xué)習(xí)VGＡ圖像顯示控制器的設(shè)計(jì)。實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)一個(gè)VＧA圖像顯示控制器,并進(jìn)行仿真測試，給出仿真波形。實(shí)驗(yàn)程序如下:LIBＲARYＩEEE;ＵSＥIEEＥ.STD＿LOGIＣ_１1６4．ALL;UＳEIEEＥ.SＴＤ_LOGＩＣ_UNSIGNEＤ．ALL;ENTＩTＹCＯLORＩSPORT(CLK,MＤ:INSＴD_ＬＯGIC;HS，VＳ,R，G,B:ＯUＴＳTD_ＬOGIC)；ＥNＤＣOＬＯR；ARＣHＩTＥＣTＵRＥｂeｈaｖOFCOLORISSIGNALHS1,ＶS1，F(xiàn)CLＫ，CＣLK:STD_LOGIC;SIGＮALMＭD:STD＿LOGIC_VECTOR(1DOＷNTＯ0）;SIGNALFＳ:SＴD_LOＧIC_VECＴＯR（3DＯWNＴＯ０);SIＧNALCC:SＴD_ＬOGIC_ＶECTOR(4DOWNTO0);SIGNALLＬ:SＴD_LＯGIC＿ＶECTOR(8DOWNTO0);ＳIGNAＬＧRBX:STD_ＬOGIC_VECTOR(３DＯWＮTO1);SIGＮALGＲBY：STD_ＬOGIC＿VECＴO(shè)R(3DＯWNTO1）；SIＧNＡLGＲＢP：ＳTD_LOGIC_ＶＥCＴO(shè)Ｒ（3DOWNTＯ1);SIGNALGRＢ:SＴD_LＯGＩＣ_ＶＥＣＴＯR(3DＯWＮTO1）；BEＧINGRＢ(2)＜=(GRＢP(2)XORMD)ANＤHS１AＮDVS1;GRＢ(３)<＝（GＲＢP(3)XＯRMD)ＡNDHS1AＮDＶS１；GRB(１)<=(GＲＢP(1)XORＭＤ)AＮＤＨS1ANＤVS1；PROCＥSＳ(ＭＤ)ＢEGINIFMD