第二章

CMOS數(shù)字集成電路2.1引言

2.2集成電路的主要生產(chǎn)工藝

晶片準(zhǔn)備

制版

光刻工藝

氧化工藝

淀積

腐蝕

擴(kuò)散

P型襯底SiO2N+N+GSD金屬2.3CMOS反相器及其版圖

2.3.1MOS晶體管及其版圖

LW多晶硅SiO2源(N+)漏(N+)NMOS晶體管柵(G)源(S)漏(D)柵氧化層P型NMOS管的物理模型P型襯底

N+N+空穴電子溝道NMOS管特性漏極電流NMOS管特性當(dāng)不考慮溝道長(zhǎng)度調(diào)制系數(shù)λ的影響時(shí):截止?fàn)顟B(tài)VGS<VTN線性區(qū)VGS>VTN

VGS>VDS+VTN飽和區(qū)VTN<VGS<VDS+VTN

對(duì)于PMOS管VGS<VTPVGS<VDS+VTPVGS+VTP<VGS<VTPNMOS管在線性區(qū)的溝道電阻數(shù)字電路的應(yīng)用中NMOS管作電阻RDSPMOS管2.3.2

CMOS反相器的結(jié)構(gòu)及其版圖RP=RNVOUTCMOS反相器VDDVINM1M2VDDVOUTRP(M2)VINVINRN(M1)CMOS反相器的等效模型CMOS反相器的制作工藝

物理結(jié)果截面(側(cè)視)場(chǎng)氧化(FOX)掩膜板(頂視)N阱N阱掩膜板薄氧掩膜板

薄氧層P型襯底

N阱P型襯底

N阱薄氧化層多晶硅掩膜板

多晶硅N+掩膜板

N+N+P型襯底

N阱多晶硅NMOS管P型襯底

N阱N+N+PMOS管P型襯底

N阱N+N+P+P+

N+P+P+掩膜板(負(fù))金屬金屬掩膜板P型襯底

N阱N+N+P+P+

接觸接觸孔接觸掩膜P型襯底

N阱N+N+P+P+金屬2.4設(shè)計(jì)規(guī)則和工藝參數(shù)幾何設(shè)計(jì)規(guī)則電學(xué)設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則幾何規(guī)則規(guī)定了版圖制作中的各種尺寸,對(duì)版圖各層之間的重疊、有源區(qū)的特征尺寸、以及線條的寬度和間距等幾何尺寸所作出的規(guī)定。

電學(xué)規(guī)則是電路連線電阻、分布電容、功耗等應(yīng)達(dá)到的指標(biāo)。

分布電容MOS晶體管的器件電容

CBSCGBCBDSD溝道CBSCGBCBDCGSGCGD一般，柵極電容可統(tǒng)一近似為：

式中，ε0是真空的介電系數(shù)，ε0X是二氧化硅的相對(duì)介電常數(shù)，ε0X=4，A為柵氧化層面積，t0X

為柵氧化層厚度。

擴(kuò)散電容

源擴(kuò)散區(qū)面積漏擴(kuò)散區(qū)面積源區(qū)漏區(qū)ab擴(kuò)散電容包括擴(kuò)散區(qū)面電容和側(cè)電容兩部分:式中，Cja為每平方微米面結(jié)電容，Cjp為每微米的側(cè)面電容，a為擴(kuò)散區(qū)的寬度，b為擴(kuò)散區(qū)的長(zhǎng)度。

結(jié)電容Cja是結(jié)電壓Vj的函數(shù)：式中，ΦB為結(jié)電勢(shì)，ΦB≈0.6V。n是常數(shù)，與PN結(jié)附近雜質(zhì)的分布有關(guān)，n=0.3~0.5。

連線電容

信號(hào)沿導(dǎo)線傳播的延遲依賴于許多因素，包括導(dǎo)線的分布電阻與電容，驅(qū)動(dòng)源的阻抗，以及負(fù)載阻抗。對(duì)于長(zhǎng)線，由導(dǎo)線層中分布電阻和分布電容引起的傳播延遲起支配作用。導(dǎo)線的延遲時(shí)間

inRRRRRoutCCCCC當(dāng)n很大時(shí):式中，r

是單位長(zhǎng)度導(dǎo)線分布電阻，c

是單位長(zhǎng)度導(dǎo)線分布電容，l是導(dǎo)線長(zhǎng)度。

門(mén)的延遲

CMOS門(mén)的延遲下降時(shí)間

上升時(shí)間trtf0.9VDD0.1VDDCMOS電路的功耗靜態(tài)功耗動(dòng)態(tài)功耗對(duì)負(fù)載電容充放電功耗短路功耗

減小CMOS管的輸入電容，對(duì)于提高電路的工作速度和降低動(dòng)態(tài)功耗都是有利的。此外，降低電源電壓可以同時(shí)減少靜態(tài)功耗、動(dòng)態(tài)功耗和短路功耗，因此在低功耗系統(tǒng)中都采用1.5~3.3V的電源電壓。

2.5CMOS數(shù)字電路的特征2.5.1標(biāo)準(zhǔn)邏輯電平種類(lèi)供電電源ＶＬVHTTL5.00.82.0ALSTT5.00.82.0ECL-5.2-1.5-1.1HCMOS5.00.93.6NMOS5.00.93.62.5.2邏輯扇出特性

R

2.5.3容性負(fù)載及其影響

tPD=tLH+tHL=2.2(RP+RN)C2.5.4CMOS電路的噪聲容限設(shè)VOL和VOH是反相器的額定輸出低電平和高電平，VIL和VIH是反相器輸入端的閾值電壓，則當(dāng)反相器的輸入Vi≤VIL時(shí)，反相器輸出為高電平；Vi≥VIH時(shí)，反相器輸出為低電平，當(dāng)VIL≤Vi≤VIH時(shí)，電路處于不定態(tài)。VIL是保證可靠的邏輯“1”狀態(tài)CMOS反相器的最大輸入電壓，VIH是保證可靠的邏輯“0”狀態(tài)CMOS反相器的最小輸入電壓。于是，定義噪聲容限為：

低電平噪聲容限NML=VIL-VOL

高電平噪聲容限NMH=VOH-VIH

CMOS電路的噪聲容限的分析計(jì)算

CMOS反相器的直流電壓轉(zhuǎn)移特性曲線VOVOH=VDDVOL=0VILVIHViVTNVTPCMOS電路的噪聲容限

對(duì)于典型的CMOS電路，VTN=1V，VTP=-1V，VDD=5V，

CMOS電路的噪聲容限對(duì)于NMOS電路，NML=1.38V，NMH=1.98V

對(duì)于TTL電路，NML=0.4V，NMH=0.8V

對(duì)于3.3V供電的CMOS電路，NML=1.4875V，NMH=1.4875V

2.6CMOS邏輯門(mén)2.6.1CMOS或非門(mén)VDDM3M4baM1M2輸入導(dǎo)通管截止管輸出輸出阻抗ba00M3，M4M1，M212RP

01M1，M4M2，M30RN10M2，M3M1，M40RN11M1，M2M3，M401/2RN2.6.2CMOS與非門(mén)VDDM4M2M1M3ab輸入導(dǎo)通管截止管輸出輸出阻抗ba00M3，M4M1，M211/2RP01M2，M3M1，M41RP10M1，M4M2，M31RP11M1，M2M3，M402RN2.7CMOS傳輸門(mén)2.7.1NMOS多路選擇器