計算機(jī)組成原理

—多層次的存儲器(2)2016-3-23第3章多層次的存儲器3.1存儲器概述3.1.1存儲器的分類3.1.2存儲器的分級3.1.3主存儲器的技術(shù)指標(biāo)3.2SRAM存儲器3.2.1基本的靜態(tài)存儲元陣列3.2.2基本的SRAM邏輯結(jié)構(gòu)3.2.3讀/寫周期波形圖3.3DRAM存儲器3.3.1DRAM存儲位元的記憶原理3.3.2DRAM芯片的邏輯結(jié)構(gòu)3.3.3讀/寫周期、刷新周期3.3.4存儲器容量的擴(kuò)充3.4只讀存儲器和閃速存儲器3.4.1只讀存儲器ROM3.4.2FLASH存儲器3.5并行存儲器3.5.1雙端口存儲器3.5.2多模塊交叉存儲器3.6cache存儲器3.6.1cache基本原理3.6.2主存與cache的地址映射3.6.3替換策略3.6.4cache的寫操作策略3.6.5Pentium4的cache組織3.7虛擬存儲器計算機(jī)組成原理23.4只讀存儲器和閃速存儲器3.4.1只讀存儲器ROM1、掩膜ROM2、可編程ROM3.4.2FLASH存儲器1、FLASH存儲元2、FLASH存儲器的基本操作3、FLASH存儲器的陣列結(jié)構(gòu)計算機(jī)組成原理33.4.1只讀存儲器只讀存儲器ROM：工作時只能讀，不能寫，存儲的數(shù)據(jù)須在工作前寫入，工作可靠，保密性強(qiáng)，主要有兩類：(1)掩模ROM：由生產(chǎn)廠家根據(jù)用戶提供的存儲內(nèi)容，利用掩膜技術(shù)把數(shù)據(jù)寫入存儲器中，制作完成后存儲內(nèi)容固定，不可更改。(2)可編程ROM：制作完成后，存儲內(nèi)容為全1或全0，用戶可根據(jù)需要，利用特殊設(shè)備將內(nèi)容改寫，因改寫次數(shù)不同，分一次編程PROM和多次編程EPROM、E2PROM。計算機(jī)組成原理43.4.1只讀存儲器1、掩模ROM掩模ROM的陣列結(jié)構(gòu)和存儲元制作原理：若位元為1則將MOS晶體管的柵極G連到行線上，為0時斷開或接地；讀出原理：位元上的MOS晶體管的漏極加正向電壓時，若MOS管導(dǎo)通，則位線上有電流表示讀出為1，反之為0；計算機(jī)組成原理53.4.1只讀存儲器(2)掩膜ROM的邏輯符號和內(nèi)部邏輯框圖計算機(jī)組成原理63.4.1只讀存儲器2、光擦除可編程只讀存儲器EPROM：可據(jù)需寫入，當(dāng)需更新時將原存儲內(nèi)容抹去，再寫入新內(nèi)容。浮柵雪崩注入型MOS管為存儲元的EPROM結(jié)構(gòu)：兩個柵極G1和G2，G1沒有引線、被SiO2包圍構(gòu)成浮空刪，G2有引線為控制刪；若漏極D加幾十伏脈沖電壓使溝道中的電場足夠強(qiáng)而造成雪崩，產(chǎn)生大量高能電子，此時若控制刪G2加正電壓，溝道中的電子穿過氧化層而注入浮空刪G1，使得G1聚集大量電子(長期保存)；這種情況下，MOS管的開啟電壓很高，即使控制刪G2為高電平，MOS管也不導(dǎo)通，相當(dāng)于存儲了0；即：浮空刪G1有電子截止存儲0，無電子導(dǎo)通存儲1計算機(jī)組成原理73.4.1只讀存儲器讀出原理：二維譯碼的行線接T2的控制柵G2、列線接T1的柵極；片選線CS為高電平時讀出數(shù)據(jù)，數(shù)據(jù)線D0有電流為1、無電流為0;擦除原理：紫外光照射浮空刪G1使得其中聚集的電子獲得足夠的能量而穿越氧化層回到襯底中，這樣浮空刪G1無大量電子而使晶體管導(dǎo)通，相當(dāng)于存入1；擦除結(jié)果：存儲器全1；出廠時：存儲器全1；寫入0原理：行列線選擇位元后，P端加脈沖寬度為0.1∽1ms的20多伏正脈沖，使得浮空刪聚集大量的電子而使MOS管截止為0；計算機(jī)組成原理83.4.1只讀存儲器3、電擦除可編程只讀存儲器E2ROME2PROM存儲元存儲元是一個具有兩個柵極的NMOS管，如圖(a)和(b)所示，G1是控制柵，它是一個浮柵，無引出線；G2是抹去柵，有引出線。在G1柵和漏極D之間有一小面積的氧化層，其厚度極薄，可產(chǎn)生隧道效應(yīng)。如圖(c)所示，當(dāng)G2柵加20V正脈沖P1時，通過隧道效應(yīng)，電子由襯底注入到G1浮柵，相當(dāng)于存儲了“1”。利用此方法可將存儲器抹成全“1”狀態(tài)。如圖(d)所示，漏極D加20v電壓、柵極G2接地，浮柵G1上電子通過隧道返回襯底而寫入0；浮刪G1有電子導(dǎo)通存儲1，無電子截止存儲0；擦除結(jié)果：存儲器全1；出廠時：存儲器全1；計算機(jī)組成原理93.4.2閃速存儲器FLASH存儲器也翻譯成閃速存儲器，它是高密度非易失性讀/寫存儲器。高密度意味著它具有巨大比特數(shù)目的存儲容量。非易失性意味著存放的數(shù)據(jù)在沒有電源的情況下可以長期保存?？傊?，它既有RAM的優(yōu)點，又有ROM的優(yōu)點，稱得上是存儲技術(shù)劃時代的進(jìn)展。1、FLASH存儲元：在EPROM存儲元基礎(chǔ)上發(fā)展起來的，由此可以看出創(chuàng)新與繼承的關(guān)系。如右圖所示為閃速存儲器中的存儲元，由單個MOS晶體管組成，除漏極D和源極S外，還有一個控制柵和浮空柵。存儲原理：浮刪電子多不導(dǎo)通存儲0，浮刪電子少導(dǎo)通存儲1；電擦除；擦除結(jié)果：存儲器全1；出廠時：存儲器全1；計算機(jī)組成原理103.4.2閃速存儲器計算機(jī)組成原理113.4.2閃速存儲器2、FLASH存儲器的基本操作：編程操作、讀取操作、擦除操作；如圖(a)表示編程操作時存儲元寫0、寫1的情況。實際上編程時只寫0，不寫1，因為存儲元擦除后原始狀態(tài)全為1。要寫0，就是要在控制柵C上加正電壓。一旦存儲元被編程，存儲的數(shù)據(jù)可保持100年之久而無需外電源。計算機(jī)組成原理123.4.2閃速存儲器3、FLASH陣列結(jié)構(gòu)：在某一時間只有一條行選擇線被激活。讀出方式如下：某個存儲元原存1：晶體管導(dǎo)通，與它所在位線接通，有電流通過位線，所經(jīng)過的負(fù)載上產(chǎn)生一個電壓降。這個電壓降送到比較器的一個輸入端，與另一端輸入的參照電壓做比較，比較器輸出一個標(biāo)志為邏輯1的電平。某個存儲元原先存0：晶體管不導(dǎo)通，位線上沒有電流，比較器輸出端則產(chǎn)生一個標(biāo)志為邏輯0的電平。計算機(jī)組成原理133.5并行存儲器3.5.1雙端口存儲器1、雙端口存儲器的邏輯結(jié)構(gòu)2、無沖突讀寫控制3、有沖突讀寫控制3.5.2多模塊交叉存儲器1、存儲器的模塊化組織2、多模塊交叉存儲器的基本結(jié)構(gòu)3、二模塊交叉存儲器舉例計算機(jī)組成原理143.5并行存儲器由于CPU和主存儲器之間在速度上是不匹配的，這種情況便成為限制高速計算機(jī)設(shè)計的主要問題。為了提高CPU和主存之間的數(shù)據(jù)傳輸率，除了主存采用更高速的技術(shù)來縮短讀出時間外，還可以采用并行技術(shù)的存儲器。計算機(jī)組成原理153.5.1雙端口存儲器3.5.1、雙端口存儲器→空間并行1、雙端口存儲器的邏輯結(jié)構(gòu)；雙端口存儲器由于同一個存儲器具有兩組相互獨立的讀寫控制電路而得名。由于進(jìn)行并行的獨立操作，因而是一種高速工作的存儲器，在科研和工程中非常有用。舉例說明，雙端口存儲器IDT7133的邏輯框圖，如下頁圖。左右兩端口都有：地址線→A0～A10數(shù)據(jù)線→I/O0～I(xiàn)/O15控制線→R/W、CE、OE、BUSY；注意：左右兩端口可以實現(xiàn)對不同存儲單元的讀/寫并行，也可以實現(xiàn)對同一存儲單元的讀/寫并行，方法如下：計算機(jī)組成原理163.5.1雙端口存儲器計算機(jī)組成原理173.5.1雙端口存儲器2、無沖突讀/寫控制→實現(xiàn)不同存儲單元的讀/寫并行當(dāng)兩個端口的地址不相同時，在兩個端口上進(jìn)行讀寫操作，一定不會發(fā)生沖突。當(dāng)任一端口被選中驅(qū)動時，就可對整個存儲器進(jìn)行存取，每一個端口都有自己的片選控制(CE)和輸出驅(qū)動控制(OE)。讀操作時，端口的OE(低電平有效)打開輸出驅(qū)動器，由存儲矩陣讀出的數(shù)據(jù)就出現(xiàn)在I/O線上，控制方式見下表：計算機(jī)組成原理183.5.1雙端口存儲器3、有沖突讀寫控制→實現(xiàn)同一存儲單元的讀/寫并行當(dāng)兩個端口同時存取存儲器同一存儲單元時，便發(fā)生讀寫沖突。為解決此問題，特設(shè)置了BUSY標(biāo)志。在這種情況下，片上的判斷邏輯可以決定對哪個端口優(yōu)先進(jìn)行讀寫操作，而對另一個被延遲的端口置BUSY標(biāo)志（BUSY變?yōu)榈碗娖綍r讀/寫操作無效，即暫時關(guān)閉此端口），比如：左端口優(yōu)先時置右端口的BUSY為低電平，此時的右端口讀/寫被延遲，當(dāng)左端口讀寫結(jié)束時置右端口的BUSY為高電平而開啟右端口，允許右端口讀/寫；有沖突讀寫控制的兩種判斷方法：(1)如果地址匹配且在CE之前有效，片上的控制邏輯在CEL和CER之間進(jìn)行判斷來選擇端口(CE判斷)。(2)如果CE在地址匹配之前變低，片上的控制邏輯在左、右地址間進(jìn)行判斷來選擇端口(地址有效判斷)。無論采用哪種判斷方式，延遲端口的BUSY標(biāo)志都將置位而關(guān)閉此端口，而當(dāng)允許存取的端口完成操作時，延遲端口BUSY標(biāo)志才進(jìn)行復(fù)位而打開此端口。功能判斷參見P88表3.5計算機(jī)組成原理193.5.1雙端口存儲器計算機(jī)組成原理203.5.2多模塊交叉存儲器1、存儲器的模塊化組織方式→順序方式一個由若干個模塊組成的主存儲器是線性編址的。這些地址在各模塊中如何安排，有兩種方式：一種是順序方式，一種是交叉方式；順序方式（地址碼的高位用于片選）的優(yōu)點：沒有選中的模塊不工作，一個模塊出現(xiàn)故障，其它模塊照常工作。擴(kuò)充存儲器的容量比較方便。順序方式的缺點：各模塊一個接一個地串行工作，存儲體帶寬受限計算機(jī)組成原理213.5.2多模塊交叉存儲器[例3]M0－M3共四個模塊，每個模塊8個字順序方式： M0：0—7 M1：8－15 M2：16－23 M3：24－315位地址組織如下：XXXXX高位選模塊，低位選塊內(nèi)地址特點：某個模塊進(jìn)行存取時，其他模塊不工作，優(yōu)點是某一模塊出現(xiàn)故障時，其他模塊可以照常工作，通過增添模塊來擴(kuò)充存儲器容量比較方便。缺點是各模塊串行工作，存儲器的帶寬受到了限制。計算機(jī)組成原理223.5.2多模塊交叉存儲器交叉方式（地址碼的低位用于片選）的優(yōu)點：對連續(xù)字進(jìn)行成塊傳送時，易于流水。交叉方式的缺點：連續(xù)存取時各模塊都要工作。計算機(jī)組成原理233.5.2多模塊交叉存儲器[例4]M0－M3共四個模塊，則每個模塊8個字交叉方式： M0：0，4,...除以4余數(shù)為0； M1：1，5,...除以4余數(shù)為1； M2：2，6,...除以4余數(shù)為2； M3：3，7,...除以4余數(shù)為3；5位地址組織如下：XXXXX高位選塊內(nèi)地址，低位選模塊；特點：連續(xù)地址分布在相鄰的不同模塊內(nèi)，同一個模塊內(nèi)的地址都是不連續(xù)的。優(yōu)點是對連續(xù)字的成塊傳送可實現(xiàn)多模塊流水式并行存取，大大提高存儲器的帶寬。使用場合主要是成批數(shù)據(jù)的讀?。挥嬎銠C(jī)組成原理243.5.2多模塊交叉存儲器[例5]設(shè)存儲器容量為32字，字長64位，模塊數(shù)m=4，分別用順序方式和交叉方式進(jìn)行組織。存儲周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期=50ns。若連續(xù)讀出8個字和800個字，問順序存儲器和交叉存儲器的帶寬各是多少?解：(1).順序存儲器和交叉存儲器連續(xù)讀出x=8個字的信息總量是：q=64bit×8=512bit順序存儲器和交叉存儲器連續(xù)讀出8個字所需的時間分別是：t順序=x●T=8×200ns=1600ns=1.6×10-6s;t交叉=T+(x-1)τ=200ns+7×50ns=550ns=5.5×10-7s;

順序存儲器和交叉存儲器的帶寬分別是：W順序=q/t順序=512b÷(1.6×10-6)s=320×106b/s=320Mb/s;W交叉=q/t交叉=512b÷(5.5×10-7)s=931×106b/s=931Mb/s;計算機(jī)組成原理253.5.2多模塊交叉存儲器2、多模塊交叉存儲器的基本結(jié)構(gòu)右圖為四模塊交叉存儲器結(jié)構(gòu)框圖。主存被分成4個相互獨立、容量相同的模塊M0，M1，M2，M3，每個模塊都有自己的讀寫控制電路、地址寄存器和數(shù)據(jù)寄存器，各自以等同的方式與CPU傳送信息。在理想情況下，如果程序段或數(shù)據(jù)塊都是連續(xù)地在主存中存取，那么將大大提高主存的訪問速度。假設(shè)：存取一個字的存取周期為T，總線傳送時間為τ，模塊數(shù)為m；為了流水必須滿足T=m×τ記m