1、第1章 數(shù)字電路基礎(chǔ) 數(shù)字電路是數(shù)字邏輯電路的簡稱。 就電信號而言，數(shù)字電路中傳輸?shù)男盘柺敲}沖信號，表現(xiàn)為一種躍變的電壓或電流，且持續(xù)時(shí)間短暫。這種躍變的電壓或電流，通常表現(xiàn)為兩種對立的狀態(tài)：有脈沖、無脈沖或高電平、低電平。 就電路的輸出與輸入之間關(guān)系而言，數(shù)字電路關(guān)注的重點(diǎn)是單元電路之間信號的邏輯關(guān)系，而不是信號本身。也就是說，數(shù)字電路的輸入與輸出之間只存在某種邏輯關(guān)系，沒有數(shù)值大小的概念。為了便于數(shù)字電路對實(shí)際應(yīng)用中的數(shù)碼、符號、文字等的處理，常常要對這些數(shù)碼、符號、文字等進(jìn)行編碼。本章主要介紹學(xué)習(xí)數(shù)字電路必備的基礎(chǔ)知識。第1章 數(shù)字電路基礎(chǔ)本章要點(diǎn)脈沖與數(shù)字信號數(shù)制與編碼邏輯關(guān)系及邏輯運(yùn)

2、算邏輯函數(shù)及其化簡1.1 脈沖與數(shù)字信號 脈沖與數(shù)字信號具有類似的波形，其波形在時(shí)間和數(shù)值上都是斷續(xù)變化的，表現(xiàn)為躍變的電壓或電流。但兩者是兩個(gè)完全不同的概念，又有著千絲萬縷的聯(lián)系。 1.1.1 任務(wù)描述 用示波器觀察函數(shù)信號發(fā)生器的矩形脈沖，再觀察矩形脈沖經(jīng)微分電路產(chǎn)生的尖脈沖。矩形脈沖尖脈沖1.1.1 任務(wù)描述 觀察到的波形如圖1.2、1.3所示。圖1.2 矩形脈沖圖1.3 尖脈沖1.1.2 脈沖波形 描述脈沖波形的基本參數(shù)是脈沖幅度、脈沖周期、脈沖寬度、上升時(shí)間和下降時(shí)間，如圖1.4所示。圖1.4 有上升沿和下降沿的矩形脈沖 1.1.2 脈沖波形 1. 脈沖幅度 脈沖幅度指脈沖電壓或脈沖

3、電流變化的最大值。脈沖幅度用來度量脈沖的強(qiáng)弱，其值等于脈沖的最大值與最小值之差的絕對值。圖1.4中標(biāo)注的Um為矩形脈沖電壓的幅度。 2. 脈沖周期 脈沖周期指兩個(gè)相鄰脈沖重復(fù)出現(xiàn)的時(shí)間間隔，用T表示。脈沖周期的單位是s，常用的單位有ms、s、ns。 換算關(guān)系為 1s1000ms 1ms1000s 1s1000ns1.1.2 脈沖波形 在實(shí)際應(yīng)用中，也可以用脈沖頻率來描述脈沖重復(fù)的快慢。脈沖頻率定義為脈沖周期的倒數(shù)，用 f 表示。即 脈沖頻率的單位是Hz，常用的還有kHz、MHz等。 換算關(guān)系為 1MHz1000 kHz 1kHz1000Hz 1.1.2 脈沖波形 3. 脈沖上升時(shí)間 脈沖上升時(shí)

4、間指脈沖從0.1Um上升到0.9Um所需的時(shí)間，如圖1.4中的tr所示。 4. 脈沖下降時(shí)間 脈沖下降時(shí)間指脈沖從0.9Um下降到0.1Um所需的時(shí)間，如圖1.4中的tf所示。 5. 脈沖寬度 脈沖寬度指脈沖從上升沿的0.5Um到下降沿的0.5Um所需的時(shí)間，如圖1.4中的tw所示。 對上升時(shí)間和下降時(shí)間極短的脈沖，如圖1.2所示的矩形脈沖，脈沖持續(xù)的時(shí)間即為脈沖寬度。 1.1.3 數(shù)字信號 就電信號而言，數(shù)字電路中傳輸?shù)男盘柺敲}沖信號，表現(xiàn)為一種躍變的電壓或電流，且持續(xù)時(shí)間短暫。這種躍變的電壓或電流，通常表現(xiàn)為兩種對立的狀態(tài)：有脈沖、無脈沖或高電平、低電平。 因此，可以將數(shù)字電路中傳輸?shù)拿}沖

5、信號用兩個(gè)最簡單的數(shù)字“1”和“0”來表示。可以選用“1”表示“有脈沖”、“0”表示“無脈沖”，也可以選用“1”表示“無脈沖”、“0”表示“有脈沖”。這種用數(shù)字“0”、“1”表示的脈沖信號就稱為數(shù)字信號。在實(shí)際應(yīng)用中，無特別說明時(shí)通常選用“1”表示“有脈沖”、“0”表示“無脈沖”。 1.2 數(shù)制與編碼 數(shù)制指計(jì)數(shù)的方式。在日常生活中，常用的數(shù)制有十進(jìn)制、六十進(jìn)制等，而數(shù)字電路中常用的數(shù)制是二進(jìn)制和十六進(jìn)制。編碼指用預(yù)先規(guī)定的方法將文字、數(shù)字或其他對象編成數(shù)碼。例如，用千位數(shù)字表示樓號、百位數(shù)字表示樓層號、十位和個(gè)位數(shù)字表示房間號，則數(shù)碼2506、3201等，就是對學(xué)生公寓每個(gè)房間的編碼。 1.

6、2.1 任務(wù)描述 觀察圖1.5所示的手機(jī)秒表讀數(shù)，分析計(jì)時(shí)用到了哪些數(shù)制，歸納它們的特點(diǎn)。 圖1.5 手機(jī)秒表1.2.1 任務(wù)描述 觀察圖1.6所示的車牌編號，分析它們是以什么樣的規(guī)則進(jìn)行編碼的。 圖1.6 車牌1.2.2 數(shù)制及數(shù)制轉(zhuǎn)換 1. 二進(jìn)制 二進(jìn)制指用2個(gè)數(shù)碼0、1計(jì)數(shù)的方式。其特點(diǎn)是：逢二進(jìn)一、借一為二；整數(shù)部分的位權(quán)為2n-1，小數(shù)部分的位權(quán)為2-m，n為整數(shù)的位數(shù)，m為小數(shù)的位數(shù)。 為區(qū)別不同進(jìn)制的數(shù)，常用下標(biāo)加以說明。如：(1011)2為二進(jìn)制數(shù)、(1011)10為十進(jìn)制數(shù)、(1011)16為十六進(jìn)制數(shù)。二進(jìn)制數(shù)還可以用0b表示，如：0b1011。十六進(jìn)制數(shù)也可以用0 x或

7、H表示，如：0 x1011或24H。 1.2.2 數(shù)制及數(shù)制轉(zhuǎn)換 2. 二進(jìn)制數(shù)與十進(jìn)制數(shù)的相互轉(zhuǎn)換 （1） 二進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù) 二進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)的規(guī)則為：按權(quán)展開求和。即將每位的系數(shù)與相應(yīng)的位權(quán)相乘，然后把每位乘積相加，得到的和就是對應(yīng)的十進(jìn)制數(shù)。 【例1.2】 試將(1011.101)2轉(zhuǎn)換為十進(jìn)制數(shù)。 解： (1011.101)2=123+022+121+120+12-1+02-2+12-3 =8+0+2+1+0.5+0+0.125 = (11.625)10 1.2.2 數(shù)制及數(shù)制轉(zhuǎn)換 （2） 十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù) 十進(jìn)制整數(shù)轉(zhuǎn)換為二進(jìn)制數(shù) 十進(jìn)制整數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)的轉(zhuǎn)換規(guī)則

8、為：除2反序取余。即：先將十進(jìn)制數(shù)除以2，取出余數(shù)；然后將商不斷除以2，取出每次的余數(shù)，直到商為0；最后，按“從后到前的順序”讀出余數(shù)，該余數(shù)即是所要得到的二進(jìn)制數(shù)。 十進(jìn)制小數(shù)轉(zhuǎn)換為二進(jìn)制數(shù) 十進(jìn)制小數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)的轉(zhuǎn)換規(guī)則為：乘2正序取整。即：先將十進(jìn)制小數(shù)乘以2，取出整數(shù)；然后將積的小數(shù)部分不斷乘以2，取出每次的整數(shù)，直到積的小數(shù)部分為0；最后，按“從前到后的順序”讀出整數(shù)，該整數(shù)即是所要得到的二進(jìn)制小數(shù)。1.2.2 數(shù)制及數(shù)制轉(zhuǎn)換 3. 十六進(jìn)制 十六進(jìn)制指用16個(gè)數(shù)碼0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F計(jì)數(shù)的方式。 十六進(jìn)制數(shù)與二進(jìn)制數(shù)之間的轉(zhuǎn)換十分方便，

9、只要把每位十六進(jìn)制數(shù)轉(zhuǎn)換成相應(yīng)的二進(jìn)制數(shù)，就得到了十六進(jìn)制數(shù)對應(yīng)的二進(jìn)制數(shù)。 反過來，只要把二進(jìn)制數(shù)從小數(shù)點(diǎn)起，向左、向右每4位分成1組，不足4位的用“0”補(bǔ)齊，每組對應(yīng)的十六進(jìn)制數(shù)即是所轉(zhuǎn)換的十六進(jìn)制數(shù)。 1.2.3 編碼 在數(shù)字電路中，必須用二進(jìn)制數(shù)對輸入的文字、符號、十進(jìn)制數(shù)等信號進(jìn)行編碼。編碼后的二進(jìn)制數(shù)失去了計(jì)數(shù)功能，只是用來代表所編碼的信號。根據(jù)編碼規(guī)則的不同，常用的編碼有二進(jìn)制編碼、二-十進(jìn)制編碼、字符編碼等。1.2.3 編碼 1. 二進(jìn)制編碼 二進(jìn)制編碼指：單純地用二進(jìn)制數(shù)表示輸入的信號，二進(jìn)制數(shù)的位數(shù)由輸入信號的個(gè)數(shù)決定。 例如，對紅、黃、綠3種顏色的交通燈控制信號IR、IY

10、、IG進(jìn)行二進(jìn)制編碼時(shí)，其編碼表如表1.2所示。 1.2.3 編碼 2. 二-十進(jìn)制編碼 二-十進(jìn)制編碼，指：用4位二進(jìn)制數(shù)表示1位十進(jìn)制數(shù)。由于4位二進(jìn)制數(shù)組合的方式不同，二-十進(jìn)制編碼方法有很多，常用的有8421碼、5421碼、余3碼等，其中最自然簡單的編碼方法是8421碼。 1.2.3 編碼 （1）8421碼 8421碼指：4位二進(jìn)制數(shù)中，從左到右每一位對應(yīng)的權(quán)分別是23、22、21、20，即8、4、2、1。8421碼與十進(jìn)制數(shù)之間的對應(yīng)關(guān)系如表1.3所示。1.2.3 編碼 （2）5421碼 5421碼指：4位二進(jìn)制數(shù)中，從左到右每一位對應(yīng)的權(quán)分別是5、4、2、1。5421碼與十進(jìn)制數(shù)之

11、間的對應(yīng)關(guān)系如表1.4所示。1.2.3 編碼（3）余3碼 余3碼是一種無權(quán)碼。其編碼規(guī)則是：先按8、4、2、1位權(quán)將一個(gè)十進(jìn)制數(shù)轉(zhuǎn)換為8421碼，然后將8421碼按二進(jìn)制運(yùn)算規(guī)則加0011，加0011后得到的碼就是該十進(jìn)制數(shù)對應(yīng)的余3碼。余3碼與十進(jìn)制數(shù)之間的對應(yīng)關(guān)系如表1.5所示。1.2.3 編碼 3. 字符編碼 字符編碼的方法有多種，如ASCII碼、國標(biāo)碼、字形碼等。ASCII碼用7位二進(jìn)制數(shù)表示計(jì)算機(jī)鍵盤上的符號，國標(biāo)碼用16位二進(jìn)制數(shù)表示漢字。字形碼是漢字顯示時(shí)用來區(qū)分各種字體的編碼，有點(diǎn)陣碼和矢量碼兩種，目前大多采用點(diǎn)陣碼。 點(diǎn)陣碼用點(diǎn)陣方式來表示漢字的字形，即將漢字分解成多行多列若

12、干個(gè)“點(diǎn)”組成的點(diǎn)陣字形，有筆劃的點(diǎn)（黑點(diǎn)）編碼為1，無筆劃的點(diǎn)（空白）編碼為0。根據(jù)漢字輸出精度的要求，漢字字形點(diǎn)陣有1616點(diǎn)陣、2424點(diǎn)陣、3232點(diǎn)陣、6464點(diǎn)陣等。點(diǎn)陣數(shù)越大，漢字顯示效果越好，所需的字形碼存儲空間也越大。當(dāng)把所有漢字的字形碼固定地存儲在一起，就形成了字庫。根據(jù)字體的不同，字庫可分為黑體、宋體、仿宋體等。1.3 邏輯關(guān)系及邏輯運(yùn)算 數(shù)字電路關(guān)注的重點(diǎn)是單元電路之間信號的邏輯關(guān)系，而不是信號本身。也就是說，數(shù)字電路的輸入與輸出表現(xiàn)為有脈沖、無脈沖或高電平、低電平兩個(gè)對立的狀態(tài)，并且輸出狀態(tài)與輸入狀態(tài)之間只存在某種因果關(guān)系，沒有數(shù)值大小的概念。這種輸出與輸入之間存在的

13、因果關(guān)系，通常稱為邏輯關(guān)系。 1.3.1 任務(wù)描述 1. 根據(jù)圖1.5所示連接電路，分別閉合、斷開開關(guān)S1、S2，觀察發(fā)光二極管發(fā)光情況，并記錄下觀察到的結(jié)果。 圖1.5 與邏輯實(shí)例1.3.1 任務(wù)描述 2. 根據(jù)圖1.5所示連接電路，分別閉合、斷開開關(guān)S1、S2，觀察發(fā)光二極管發(fā)光情況，并記錄下觀察到的結(jié)果。 圖1.6 或邏輯實(shí)例1.3.1 任務(wù)描述 1. 根據(jù)圖1.7所示連接電路，分別閉合、斷開開關(guān)S，觀察發(fā)光二極管發(fā)光情況，并記錄下觀察到的結(jié)果。 圖1.7 與邏輯實(shí)例1.3.2 基本邏輯關(guān)系 1. 與邏輯 決定某事件的各個(gè)條件全部具備時(shí)，該事件才會發(fā)生的因果關(guān)系稱為與邏輯。例如：圖1.5

14、所示的電路中，開關(guān)“閉合”是發(fā)光二極管“亮”的條件，全部開關(guān)“閉合”時(shí)決定發(fā)光二極管“亮”的條件全部具備，此時(shí)發(fā)光二極管“亮”的事件就發(fā)生了。 與邏輯的真值表如表1.8所示。1.3.2 基本邏輯關(guān)系 能夠?qū)崿F(xiàn)“與邏輯”的電路稱為與門電路，簡稱為與門，用圖1.9所示的邏輯符號表示。圖中：A、B為門電路的輸入，Y為門電路的輸出。圖1.9 與門邏輯符號 1.3.2 基本邏輯關(guān)系 2. 或邏輯 決定某事件的各個(gè)條件中，只要具備一個(gè)時(shí)，該事件就會發(fā)生的因果關(guān)系稱為或邏輯。例如：圖1.6所示的電路中，開關(guān)“閉合”是發(fā)光二極管“亮”的條件，只要“閉合”一個(gè)開關(guān)時(shí)決定發(fā)光二極管“亮”的條件就具備了，于是發(fā)光二

15、極管“亮”的事件就發(fā)生。 或邏輯的真值表如表1.11所示。1.3.2 基本邏輯關(guān)系 能夠?qū)崿F(xiàn)“或邏輯”的電路稱為或門電路，簡稱為或門，用圖1.10所示的邏輯符號表示。圖中：A、B為門電路的輸入，Y為門電路的輸出。圖1.10 或門邏輯符號 1.3.2 基本邏輯關(guān)系 3. 非邏輯 決定某事件的條件與該事件的發(fā)生具有互為否定的因果關(guān)系稱為非邏輯。非邏輯的真值表如表1.14所示。 1.3.2 基本邏輯關(guān)系 能夠?qū)崿F(xiàn)“非邏輯”的電路稱為非門電路，簡稱非門，用圖1.11所示的邏輯符號表示。圖中：A為門電路的輸入，Y為門電路的輸出。圖1.11 非門邏輯符號 1.3.3 復(fù)合邏輯關(guān)系 將三種基本邏輯按一定的方

16、式組合在一起，就構(gòu)成了復(fù)合邏輯。常用的復(fù)合邏輯有與非邏輯、或非邏輯、與或非邏輯、異或邏輯等。 1. 與非邏輯 與非邏輯是與邏輯和非邏輯的復(fù)合，是對與邏輯的否定。與非邏輯的真值表如表1.16所示 1.3.3 復(fù)合邏輯關(guān)系 能夠?qū)崿F(xiàn)“與非邏輯”的電路稱為與非門電路，簡稱為與非門，邏輯符號如圖1.12所示。圖中：A、B為門電路的輸入，Y為門電路的輸出。圖1.12 與非門邏輯符號 1.3.3 復(fù)合邏輯關(guān)系 2. 或非邏輯 或非邏輯是或邏輯和非邏輯的復(fù)合，是對或邏輯的否定?；蚍沁壿嫷恼嬷当砣绫?.18所示 能夠?qū)崿F(xiàn)“或非邏輯”的電路稱為或非門電路，簡稱為或非門，邏輯符號如圖1.13所示。圖中：A、B為門

17、電路的輸入，Y為門電路的輸出。圖1.13 或非門邏輯符號1.3.3 復(fù)合邏輯關(guān)系 3. 與或非邏輯 與或非邏輯是與邏輯、或邏輯、非邏輯的復(fù)合，邏輯結(jié)果形成過程如圖1.14所示。圖中：A、B，C、D分別先“與”；“與”后的邏輯結(jié)果Y1、Y2再“或”；“或”的邏輯結(jié)果Y3最后取“非”。 1.3.3 復(fù)合邏輯關(guān)系 與或非邏輯的真值表如表1.20所示。1.3.3 復(fù)合邏輯關(guān)系 能夠?qū)崿F(xiàn)與或非邏輯的電路稱為與或非門電路，簡稱為與或非門，邏輯符號如圖1.15所示。圖中，A、B為門電路的一組輸入，C、D為門電路的另一組輸入，Y為門電路的輸出。圖1.15 與或非門邏輯符號 1.3.3 復(fù)合邏輯關(guān)系 4. 異或

18、邏輯 異或邏輯也是與邏輯、或邏輯、非邏輯的復(fù)合，真值表如表1.22所示。 能夠?qū)崿F(xiàn)“異或邏輯”的電路稱為異或門電路，簡稱為異或門，邏輯符號如圖1.17所示。圖中：A、B為門電路的輸入，Y為門電路的輸出。圖1.17 異或門邏輯符號1.3.4 邏輯運(yùn)算及基本定律 1. 基本邏輯運(yùn)算和法則 （1）與運(yùn)算 與運(yùn)算也稱為邏輯乘，其運(yùn)算規(guī)則為000 010100 111 根據(jù)與運(yùn)算的運(yùn)算規(guī)則，可列出與運(yùn)算的運(yùn)算法則為A00A1AAAA 一般而言，對邏輯變量A、B進(jìn)行與運(yùn)算，其結(jié)果為Y，可表示為YAB 1.3.4 邏輯運(yùn)算及基本定律 （2）或運(yùn)算 或運(yùn)算也稱為邏輯加，其運(yùn)算規(guī)則為0+00 0+111+01

19、1+11 根據(jù)或運(yùn)算的運(yùn)算規(guī)則，可列出或運(yùn)算的運(yùn)算法則為A+0AA+11A+AA 一般而言，對邏輯變量A、B進(jìn)行或運(yùn)算，其結(jié)果為Y，可表示為YA+B 1.3.4 邏輯運(yùn)算及基本定律 （3）非運(yùn)算 非運(yùn)算也稱為邏輯非，其運(yùn)算規(guī)則為10 式中，讀作0的非。 根據(jù)非運(yùn)算的運(yùn)算規(guī)則，可列出非運(yùn)算的運(yùn)算法則為 1 0 一般而言，對邏輯變量A進(jìn)行非運(yùn)算，其結(jié)果為Y，可表示為1.3.4 邏輯運(yùn)算及基本定律2. 邏輯運(yùn)算的基本定律（1） 交換律 邏輯乘的交換律A B=B A 邏輯加的交換律A+B=B+A（2）結(jié)合律 邏輯乘的結(jié)合律（A B） C = A （B C） 邏輯加的結(jié)合律（A+B）+ C = A+（B

20、+C）1.3.4 邏輯運(yùn)算及基本定律（3）分配律 邏輯乘的分配律A （B+C）= A B + A C 邏輯加的分配律A +（B C）=（A + B）（A + C）（4）吸收律A + A B = AA + B = A + B1.3.4 邏輯運(yùn)算及基本定律 （5）冗余律A B + C +B C= AB + C 一般而言，在一個(gè)積之和式中，如果兩個(gè)乘積項(xiàng)中一項(xiàng)包含另一項(xiàng)中一個(gè)因子的非，并且這兩項(xiàng)的其余因子都是第三個(gè)乘積項(xiàng)的因子，則第三個(gè)乘積項(xiàng)是多余的。 （6）反演律（又稱摩根定律） 一般而言，邏輯變量加的非等于它們各自非的乘，邏輯變量乘的非等于它們各自非的加。 1.4 邏輯函數(shù)及其化簡 邏輯函數(shù)用來

21、描述邏輯輸出與邏輯輸入之間的邏輯關(guān)系。如果對應(yīng)于輸入邏輯變量A、B、C的每一組確定值，輸出邏輯變量Y就有惟一確定的值，則稱Y是A、B、C的邏輯函數(shù)。 邏輯函數(shù)可以用邏輯門的組合來實(shí)現(xiàn)，對邏輯函數(shù)進(jìn)行化簡可以優(yōu)化數(shù)字電路的結(jié)構(gòu)，提高數(shù)字電路工作的可靠性。 1.4.1 邏輯函數(shù)的表示方法 1. 真值表 真值表是把輸入邏輯變量的各種可能取值和對應(yīng)的輸出邏輯變量的值排列在一起組成的表格。 用真值表表示邏輯函數(shù)時(shí)，一般先根據(jù)輸入邏輯變量的個(gè)數(shù)，確定表格的行數(shù)和列數(shù)；然后，根據(jù)輸入邏輯變量的取值，確定輸出邏輯變量的值。 1.4.1 邏輯函數(shù)的表示方法 【例1.8】 列出3人表決邏輯函數(shù)的真值表。 分析：3

22、人表決時(shí)，只要有2個(gè)人投贊成票，就可視為表決通過。用A、B、C分別表示3個(gè)人的投票輸入，取值為1時(shí)表示贊成，取值為0時(shí)表示不贊成，取值的組合共有238種。用Y表示表決結(jié)果，取值為1時(shí)表示表決通過，取值為0時(shí)表示表決沒有通過。于是，真值表共有9行、4列組成，其中第1行為真值表的表頭。 1.4.1 邏輯函數(shù)的表示方法解：3人表決邏輯的真值表如表1.24所示。1.4.1 邏輯函數(shù)的表示方法 2. 邏輯表達(dá)式 邏輯表達(dá)式指用邏輯乘、邏輯加、邏輯非三種邏輯運(yùn)算把邏輯變量連接起來所構(gòu)成的等式。對一個(gè)邏輯函數(shù)而言，可以用與或表達(dá)式、與非-與非表達(dá)式等多種邏輯表達(dá)式來描述。其中，與或表達(dá)式最為常用。 （1）與

23、或表達(dá)式 邏輯函數(shù)的與或表達(dá)式就是將邏輯函數(shù)表示為若干個(gè)乘積項(xiàng)之和的形式。如3人表決邏輯函數(shù)的與或表達(dá)式為Y = AB +BC + AC 1.4.1 邏輯函數(shù)的表示方法 （2）最小項(xiàng)表達(dá)式 邏輯函數(shù)的最小項(xiàng)表達(dá)式指邏輯函數(shù)的與或表達(dá)式中每個(gè)乘積項(xiàng)都是最小項(xiàng)。換句話說，任何一個(gè)邏輯函數(shù)都可以表示成若干個(gè)最小項(xiàng)之和的形式。 最小項(xiàng)具有如下特性。 對任意一個(gè)最小項(xiàng)，只有一組邏輯變量的取值使得它的值為1。而對邏輯變量的其他取值時(shí)，這個(gè)最小項(xiàng)的值都是0。 任意兩個(gè)最小項(xiàng)的乘積為0。 全部最小項(xiàng)的和為1。 1.4.1 邏輯函數(shù)的表示方法 為了敘述和書寫方便，可以給最小項(xiàng)加以編號，并記作mi。下標(biāo)i的確定方

24、法是：先確定變量的順序，再將最小項(xiàng)中原變量記為1、反變量記為0，最后按確定的變量順序?qū)?、0排列成一個(gè)二進(jìn)制數(shù)，則與二進(jìn)制數(shù)對應(yīng)的十進(jìn)制數(shù)就是該最小項(xiàng)編號的下標(biāo)i值。 例如，3個(gè)邏輯變量A、B、C的8個(gè)最小項(xiàng)編號如表1.25所示。1.4.1 邏輯函數(shù)的表示方法 （3）與非-與非表達(dá)式 如果對與或表達(dá)式兩次取非，就可以將與或表達(dá)式改寫為與非-與非表達(dá)式。例如1.4.1 邏輯函數(shù)的表示方法 3. 邏輯圖 邏輯圖是由與門、或門、與非門等邏輯符號所構(gòu)成的圖形，如圖1.18所示。用邏輯圖表示邏輯函數(shù)是一種比較接近實(shí)際工程應(yīng)用的方法。通常畫邏輯圖的依據(jù)是邏輯函數(shù)的邏輯表達(dá)式。邏輯表達(dá)式中的每個(gè)乘積項(xiàng)用一個(gè)

25、與門實(shí)現(xiàn)，各乘積項(xiàng)的相加用或門實(shí)現(xiàn)。也可以借助邏輯運(yùn)算的基本定律，對邏輯表達(dá)式變換后用同一種門電路實(shí)現(xiàn)。 圖1.18 邏輯圖1.4.1 邏輯函數(shù)的表示方法 4. 波形圖 波形圖指輸入邏輯變量取值的高、低電平與對應(yīng)的輸出邏輯變量取值的高、低電平所構(gòu)成的圖形，如圖1.20所示。波形圖可以將邏輯函數(shù)的輸出與輸入之間在時(shí)間上的對應(yīng)關(guān)系直觀地表示出來，通常也稱為時(shí)序圖。波形圖的橫坐標(biāo)是時(shí)間軸、縱坐標(biāo)是變量的取值，由于每個(gè)變量的時(shí)間軸相同、取值也只有高電平“1”或低電平“0”兩種可能，因此畫波形圖時(shí)通常不標(biāo)出坐標(biāo)軸。 圖1.20 波形圖1.4.1 邏輯函數(shù)的表示方法 5. 卡諾圖 卡諾圖是由表示輸入邏輯變

26、量所有可能取值組合的小方格構(gòu)成的圖形，如圖1.22所示。小方格排列時(shí)，相鄰小方格對應(yīng)的邏輯變量中只有一個(gè)變量的取值發(fā)生了變化。 圖1.22 卡諾圖1.4.1 邏輯函數(shù)的表示方法 用卡諾圖表示邏輯函數(shù)的具體方法可歸納為以下幾種。 （1）當(dāng)邏輯函數(shù)是以真值表給出時(shí)，在與真值表中函數(shù)值為1的行對應(yīng)的小方格內(nèi)填入1，其余方格內(nèi)填入0。例如，由3人表決邏輯函數(shù)真值表得到的卡諾圖表示如圖1.23所示。 圖1.23 3人表決邏輯函數(shù)的卡諾圖 1.4.1 邏輯函數(shù)的表示方法 （2）當(dāng)邏輯函數(shù)是以最小項(xiàng)表達(dá)式給出時(shí)，在與最小項(xiàng)對應(yīng)的小方格內(nèi)填入1，其余方格內(nèi)填入0。 例如，Y（A，B，C，D）=m（0，1，2，

27、4，5，8，10，11，14，15）的卡諾圖如圖1.24所示。 圖1.24 由最小項(xiàng)填卡諾圖1.4.1 邏輯函數(shù)的表示方法 （3）當(dāng)邏輯函數(shù)是以與或表達(dá)式給出時(shí)，在每個(gè)乘積項(xiàng)所包含的小方格內(nèi)填入1，其余方格內(nèi)填入0。 例如，Y=AB+AC的卡諾圖如圖1.25所示。填圖時(shí)，對乘積項(xiàng)AB而言，在包含A、B的小方格m6、m7內(nèi)填入1；對乘積項(xiàng)AC而言，在包含A、C的小方格m5、m7內(nèi)填入1；其余小方格內(nèi)填入0。當(dāng)2個(gè)乘積項(xiàng)都包含同一個(gè)小方格時(shí)，只要填入一個(gè)1即可。 圖1.25 由表達(dá)式填卡諾圖1.4.2 邏輯函數(shù)的化簡 邏輯函數(shù)化簡是指采用某種方法找出邏輯函數(shù)的最簡邏輯表達(dá)式。最簡邏輯表達(dá)式是指邏輯

28、表達(dá)式中的乘積項(xiàng)最少、并且每個(gè)乘積項(xiàng)中的變量也最少。邏輯函數(shù)化簡的常用方法有兩種：一是公式化簡法，就是利用邏輯運(yùn)算法則和基本定律進(jìn)行化簡；二是卡諾圖化簡法，即借助卡諾圖來化簡。1.4.2 邏輯函數(shù)的化簡 1. 公式化簡法 （1）并項(xiàng)化簡法 并項(xiàng)化簡法是：利用 1，把兩個(gè)乘積項(xiàng)合并成一項(xiàng)，從而消去一個(gè)變量（或表達(dá)式），剩下兩個(gè)乘積項(xiàng)的公共因子。 （2）吸收化簡法 吸收化簡法是：利用吸收律A + A B = A或A + B = A + B，消去多余項(xiàng)或多余因子。1.4.2 邏輯函數(shù)的化簡 （3）配項(xiàng)化簡法 配項(xiàng)化簡法是：利用A = A （B + ），為某一項(xiàng)配上所需的變量，以便用其他方法進(jìn)行化簡。

29、 （4）消去冗余項(xiàng)化簡法 消去冗余項(xiàng)化簡法是：利用冗余律A B + C +B C= AB + C，將冗余項(xiàng)BC消去。1.4.2 邏輯函數(shù)的化簡 2. 卡諾圖化簡法 （1）卡諾圖的特性 卡諾圖中每個(gè)小方格對應(yīng)著邏輯函數(shù)的一個(gè)最小項(xiàng)，相鄰的2個(gè)小方格對應(yīng)著邏輯函數(shù)的2個(gè)相鄰最小項(xiàng)。相鄰最小項(xiàng)的特點(diǎn)是只有一個(gè)邏輯變量的取值發(fā)生了變化。因此，在邏輯函數(shù)的卡諾圖中，如果2個(gè)相鄰的小方格都為1，那么2個(gè)相鄰的小方格對應(yīng)的最小項(xiàng)可以合并為1項(xiàng)，并可消去取值發(fā)生了變化的那個(gè)邏輯變量。 1.4.2 邏輯函數(shù)的化簡 卡諾圖上任何2個(gè)標(biāo)1的相鄰小方格，可以合并為1項(xiàng)，并消去1個(gè)邏輯變量。例如：圖1.23中的m3、m

30、7是2個(gè)標(biāo)1的相鄰小方格（如圖1.26（a）所示），可以合并為BC，消去了取值發(fā)生變化的邏輯變量A；圖1.25中的m5、m7是2個(gè)標(biāo)1的相鄰小方格（如圖1.26（b）所示），可以合并為AC，消去了取值發(fā)生變化的邏輯變量B。 1.4.2 邏輯函數(shù)的化簡 卡諾圖上任何4個(gè)（22個(gè)）標(biāo)1的相鄰小方格，可以合并為1項(xiàng)，并消去2個(gè)邏輯變量。例如1.4.2 邏輯函數(shù)的化簡 卡諾圖上任何8個(gè)（23個(gè)）標(biāo)1的相鄰小方格，可以合并為1項(xiàng)，并消去3個(gè)邏輯變量。例如 1.4.2 邏輯函數(shù)的化簡 說明： 相鄰小方格對應(yīng)的最小項(xiàng)合并時(shí)，必須以2n個(gè)進(jìn)行組合，并且小方格的排列應(yīng)構(gòu)成矩形或正方形；卡諾圖的上、下小方格，左、

31、右小方格，4個(gè)角的小方格都是相鄰小方格。例如1.4.2 邏輯函數(shù)的化簡 （2）卡諾圖化簡的基本步驟 將邏輯函數(shù)用卡諾圖表示。 將2個(gè)、4個(gè)或8個(gè)為1、且排列為矩形或正方形的相鄰小方格圈起來，合并最小項(xiàng)，每個(gè)圈對應(yīng)一個(gè)乘積項(xiàng)。畫圈時(shí)要求：圈的個(gè)數(shù)最少，并且每個(gè)圈包含的小方格數(shù)應(yīng)盡可能多；每個(gè)圈都要有新的小方格，否則該圈是多余的；每個(gè)為1的小方格都要被圈到，也可以多次被圈到。 將代表每個(gè)圈的乘積項(xiàng)相加，即得簡化的邏輯函數(shù)表達(dá)式。 1.4.3 含有無關(guān)項(xiàng)的邏輯函數(shù)的化簡 1. 無關(guān)項(xiàng)的概念 （1）約束項(xiàng) 約束項(xiàng)指不允許出現(xiàn)的輸入邏輯變量組合所對應(yīng)的最小項(xiàng)。 邏輯函數(shù)用真值表、卡諾圖表示時(shí)，約束項(xiàng)對應(yīng)

32、的邏輯函數(shù)值用“”表示。例如圖1.31 交通信號燈的卡諾圖 1.4.3 含有無關(guān)項(xiàng)的邏輯函數(shù)的化簡 邏輯函數(shù)用邏輯表達(dá)式表示時(shí)，約束項(xiàng)用字母d表示，或用等于0的條件等式來表示。例如： Y（A，B，C）=m（0，1）d（3，5，6，7） 也可以寫成：1.4.3 含有無關(guān)項(xiàng)的邏輯函數(shù)的化簡 （2）任意項(xiàng) 不會出現(xiàn)的輸入邏輯變量組合所對應(yīng)的最小項(xiàng)稱為任意項(xiàng)。 任意項(xiàng)的表示與約束項(xiàng)相同。任意項(xiàng)和約束項(xiàng)統(tǒng)稱為無關(guān)項(xiàng)。 2. 含有無關(guān)項(xiàng)的邏輯函數(shù)的化簡 在含有無關(guān)項(xiàng)的邏輯函數(shù)化簡過程中，若無關(guān)項(xiàng)對化簡有利，則函數(shù)值取1；否則，函數(shù)值取0。1.4.3 含有無關(guān)項(xiàng)的邏輯函數(shù)的化簡 【例1.14】 某控制電路有

33、4個(gè)輸入端和1個(gè)輸出端，輸入端中有1個(gè)控制端、3個(gè)數(shù)據(jù)端。當(dāng)控制端為低電平時(shí)，不論數(shù)據(jù)端有無輸入，輸出端都無輸出；當(dāng)控制端為高電平時(shí)，數(shù)據(jù)端有1個(gè)輸入，則輸出端就有輸出，并且不會出現(xiàn)2個(gè)或3個(gè)數(shù)據(jù)端同時(shí)有輸入的情況。試寫出該電路的輸出與輸入邏輯關(guān)系的最簡邏輯表達(dá)式。1.4.3 含有無關(guān)項(xiàng)的邏輯函數(shù)的化簡 分析：設(shè)控制端為A，數(shù)據(jù)端為B、C、D，輸出端為Y?？刂贫藶?時(shí)，數(shù)據(jù)端有1個(gè)輸入，輸出端就有輸出；控制端為0時(shí)，不論數(shù)據(jù)端有無輸入，輸出端都無輸出。數(shù)據(jù)端為1時(shí)，表示有輸入；數(shù)據(jù)端為0時(shí)，表示無輸入。輸出端為1時(shí)，表示有輸出；輸出端為0時(shí)，表示無輸出。數(shù)據(jù)端B、C、D不可能出現(xiàn)同時(shí)2個(gè)或3個(gè)

34、為1的情況，它們對應(yīng)的取值組合是無關(guān)項(xiàng)。1.4.3 含有無關(guān)項(xiàng)的邏輯函數(shù)的化簡 解：由題意可得輸出與輸入的邏輯關(guān)系真值表如表1.27所示。 1.4.3 含有無關(guān)項(xiàng)的邏輯函數(shù)的化簡 根據(jù)表1.27所示的真值表，畫出該邏輯函數(shù)的卡諾圖如圖1.32所示。利用無關(guān)項(xiàng)化簡該邏輯函數(shù)，得到最簡邏輯表達(dá)式為Y=AB+AC+AD圖1.32 例1.14的卡諾圖本章小結(jié) （1）本章重點(diǎn)介紹了脈沖與數(shù)字信號、數(shù)制與編碼、邏輯關(guān)系及邏輯運(yùn)算、邏輯函數(shù)及其化簡。 （2）脈沖信號表現(xiàn)為一種躍變的電壓或電流，且持續(xù)時(shí)間短暫。描述脈沖波形的基本參數(shù)是脈沖幅度、脈沖周期和脈沖寬度。數(shù)字電路中傳輸?shù)男盘柺敲}沖信號，當(dāng)用數(shù)字“0”

35、、“1”來表示脈沖的“有”、“無”時(shí)，脈沖信號才稱為數(shù)字信號。本章小結(jié) （3）數(shù)字電路中常用的數(shù)制是二進(jìn)制、十六進(jìn)制，除用下標(biāo)區(qū)分?jǐn)?shù)制外，還可以用0b表示二進(jìn)制數(shù)、用0 x或H表示十六進(jìn)制數(shù)。把每位十六進(jìn)制數(shù)轉(zhuǎn)換成相應(yīng)的二進(jìn)制數(shù)，就得到了十六進(jìn)制數(shù)對應(yīng)的二進(jìn)制數(shù)。反過來，只要把二進(jìn)制數(shù)以小數(shù)點(diǎn)為起點(diǎn)向左、向右每4位分成1組，不足4位的用“0”補(bǔ)齊，每組對應(yīng)的十六進(jìn)制數(shù)即是所轉(zhuǎn)換的十六進(jìn)制數(shù)。 （4）二進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)的規(guī)則為：按權(quán)展開求和。十進(jìn)制整數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)規(guī)則為：除2反序取余。十進(jìn)制小數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)規(guī)則為：乘2正序取整。本章小結(jié) （5）在數(shù)字電路中，常用的編碼有二進(jìn)制編碼、二-十

36、進(jìn)制編碼等。二-十進(jìn)制編碼方法有很多，其中最自然簡單的編碼方法是8421BCD碼。 （6）有3種基本的邏輯關(guān)系，分別是與邏輯、或邏輯、非邏輯。3種基本邏輯關(guān)系的組合稱為復(fù)合邏輯，如與非邏輯、或非邏輯、與或非邏輯、異或邏輯等。 （7）有3種基本的邏輯運(yùn)算，分別是與邏輯、或邏輯、非邏輯。3種邏輯運(yùn)算的組合，可以描述一個(gè)特定的邏輯關(guān)系。本章小結(jié) （8）邏輯函數(shù)常用的表示方法有真值表、邏輯表達(dá)式、邏輯圖、波形圖、卡諾圖等。真值表是把輸入邏輯變量的各種可能取值和對應(yīng)的輸出邏輯變量的值排列在一起組成的表格。邏輯表達(dá)式指用邏輯乘、邏輯加、邏輯非三種邏輯運(yùn)算把邏輯變量連接起來所構(gòu)成的等式。邏輯圖是由與門、或門

37、、與非門等邏輯符號所構(gòu)成的圖形?？ㄖZ圖是由表示輸入邏輯變量所有可能取值組合的小方格構(gòu)成的圖形。 （9）邏輯函數(shù)的化簡方法有公式化簡法和卡諾圖化簡法2種。公式化簡法又分為并項(xiàng)化簡法、吸收化簡法、配項(xiàng)化簡法、消去冗余項(xiàng)化簡法。用卡諾圖化簡邏輯函數(shù)的步驟為：畫出邏輯函數(shù)的卡諾圖；將相鄰小方格圈起來，合并最小項(xiàng)；將代表每個(gè)圈的乘積項(xiàng)相加。 第2章 集成邏輯門 邏輯門是一個(gè)能夠?qū)崿F(xiàn)特定邏輯關(guān)系的單元電路，有多個(gè)輸入端、1個(gè)輸出端。目前，常用的邏輯門都制成了集成電路，有TTL集成邏輯門和CMOS集成邏輯門兩大類。每一大類中，根據(jù)所實(shí)現(xiàn)的邏輯功能可分為非門、與非門、或非門等不同類型。在同一個(gè)類型的邏輯門中，

38、根據(jù)輸入端的個(gè)數(shù)又分為2輸入端、3輸入端、4輸入端等不同型號。本章主要介紹集成邏輯門的識別與使用、集成邏輯門的功能測試。第2章 集成邏輯門本章要點(diǎn)TTL邏輯門CMOS邏輯門集成邏輯門的功能測試 2.1 TTL邏輯門 TTL邏輯門是一種晶體三極管集成電路，通常一個(gè)集成塊內(nèi)包含多個(gè)相同的邏輯門。由于TTL集成電路生產(chǎn)工藝成熟、產(chǎn)品參數(shù)穩(wěn)定、工作可靠、開關(guān)速度高，因此，獲得了廣泛的應(yīng)用。在實(shí)際應(yīng)用中，TTL邏輯門產(chǎn)品型號較多，國外型號有HD74系列、SN74系列等，國內(nèi)的型號是CT。2.1.1 任務(wù)描述 1. 查閱圖2.1所示TTL集成邏輯門的功能。（a）74LS00（b）74LS02（c）74LS

39、01圖2.1 TTL集成邏輯門 2.1.1 任務(wù)描述 2. 根據(jù)圖2.2（a）所示連接電路，分別閉合、斷開開關(guān)S1、S2，觀察發(fā)光二極管發(fā)光情況，將觀察結(jié)果分別記錄于表2.1。 圖2.2（a） 與非門邏輯功能測試2.1.1 任務(wù)描述 3. 根據(jù)圖2.2（b）所示連接電路，分別閉合、斷開開關(guān)S1、S2，觀察發(fā)光二極管發(fā)光情況，將觀察結(jié)果分別記錄于表2.2。 圖2.2（b） 或非門邏輯功能測試2.1.2 TTL與非門 1. 74LS00 74LS00是4個(gè)2輸入端TTL與非門，每個(gè)與非門都能夠?qū)崿F(xiàn)2個(gè)輸入邏輯變量的“與非”邏輯功能。其中1、2、3腳構(gòu)成1個(gè)與非門，4、5、6腳構(gòu)成1個(gè)與非門，9、1

40、0 、8腳構(gòu)成1個(gè)與非門，12、13 、11腳構(gòu)成1個(gè)與非門，14腳接供電電源，7腳為接地端。其引腳排列如圖2.3所示。圖2.3 74LS00引腳排列 2.1.2 TTL與非門 1. 74LS10 74LS10是3個(gè)3輸入端TTL與非門，每個(gè)與非門都能夠?qū)崿F(xiàn)3個(gè)輸入邏輯變量的“與非”邏輯功能。其中1、2、 13 、 12腳構(gòu)成1個(gè)與非門，3、4、5、6腳構(gòu)成1個(gè)與非門，9、10、11 、8腳構(gòu)成1個(gè)與非門，14腳接供電電源，7腳為接地端。 其引腳排列如圖2.4所示。圖2.4 74LS10引腳排列 2.1.2 TTL與非門 1. 74LS20 74LS20是2個(gè)4輸入端TTL與非門，每個(gè)與非門都

41、能夠?qū)崿F(xiàn)4個(gè)輸入邏輯變量的“與非”邏輯功能。其中1、2、4、5、6腳構(gòu)成1個(gè)與非門，9、10、12、13 、8腳構(gòu)成1個(gè)與非門，14腳接供電電源，7腳為接地端。其引腳排列如圖2.5所示。圖2.5 74LS20引腳排列 2.1.3 TTL或非門 1. 74LS02 74LS02是4個(gè)2輸入端TTL或非門，每個(gè)或非門都能夠?qū)崿F(xiàn)2個(gè)輸入邏輯變量的“或非”邏輯功能。其中2、3 、1腳構(gòu)成1個(gè)或非門，5、6 、4腳構(gòu)成1個(gè)或非門，8、9、10腳構(gòu)成1個(gè)或非門，11、12、13腳構(gòu)成1個(gè)或非門，14腳接供電電源，7腳為接地端。引腳排列如圖2.6所示。圖2.6 74LS02引腳排列 2.1.3 TTL或非門

42、 1. 74LS27 74LS27是3個(gè)3輸入端TTL或非門，每個(gè)或非門都能夠?qū)崿F(xiàn)3個(gè)輸入邏輯變量的“或非”邏輯功能。其中1、2、13、12腳構(gòu)成1個(gè)或非門，3、4、5、6腳構(gòu)成1個(gè)或非門，9、10、11、8腳構(gòu)成1個(gè)或非門，14腳接供電電源，7腳為接地端。其引腳排列如圖2.7所示。圖2.7 74LS27引腳排列 2.1.3 TTL或非門 1. 7425 7425是2個(gè)4輸入端TTL或非門，每個(gè)或非門都能夠有選擇地實(shí)現(xiàn)4個(gè)輸入邏輯變量的“或非”邏輯功能。其中1、2、3、4、5、6腳構(gòu)成1個(gè)或非門，1、2、4、5腳為輸入端，3腳為選通端，6腳為輸出端；8、9、10、11、12、13腳構(gòu)成1個(gè)或非

43、門，9、10、12、13腳為輸入端，11腳為選通端，8腳為輸出端；14腳接供電電源；7腳接地。當(dāng)選通端（3腳、11腳）為高電平“1”時(shí)，相應(yīng)的或非門選通，實(shí)現(xiàn)或非邏輯功能。其引腳排列如圖2.8所示。圖2.8 7425引腳排列 2.1.4 其他TTL邏輯門 1. OC門 OC門是一種特殊的TTL與非門，它是將TTL與非門輸出級三極管的集電極開路后得到的。一個(gè)OC門與相同輸入端的與非門的邏輯功能相同，邏輯符號如圖2.9所示。 圖2.9 OC門邏輯符號 2.1.4 其他TTL邏輯門 4個(gè)2輸入端OC門74LS01 的引腳排列如圖2.10所示。其中2、3 、1腳構(gòu)成1個(gè)OC門，5、6 、4腳構(gòu)成1個(gè)O

44、C門，8、9、10腳構(gòu)成1個(gè)OC門，11、12、13腳構(gòu)成1個(gè)OC門，14腳接供電電源；7腳接地。 圖2.10 74LS01引腳排列2.1.4 其他TTL邏輯門 1. OC門 OC門是一種特殊的TTL與非門，它是將TTL與非門輸出級三極管的集電極開路后得到的。一個(gè)OC門與相同輸入端的與非門的邏輯功能相同，邏輯符號如圖2.9所示。 圖2.9 OC門邏輯符號 2.1.4 其他TTL邏輯門 OC門使用時(shí)，必須在輸出端與供電電源之間外接一個(gè)負(fù)載電阻（通常稱為上拉電阻），如圖2.11所示。 圖2.11 OC門的使用 2.1.4 其他TTL邏輯門 當(dāng)兩個(gè)OC門輸出端并聯(lián)時(shí)，如圖2.12所示，實(shí)現(xiàn)“線與”邏

45、輯功能。即兩個(gè)OC門輸出端并聯(lián)后的輸出Y與單個(gè)OC門的輸出Y1、Y2之間具有“與”邏輯的關(guān)系，YY1Y2。就輸出Y與兩個(gè)OC門的輸入A、B和C、D之間的邏輯關(guān)系而言，實(shí)際上實(shí)現(xiàn)的是“與或非”邏輯功能，Y 。 圖2.12 OC門輸出端并聯(lián)2.1.4 其他TTL邏輯門 2. 三態(tài)門 三態(tài)門具有高電平、低電平、高電阻三種輸出狀態(tài)。與普通邏輯門相比，三態(tài)門多了一個(gè)使能控制端，圖2.13所示是三態(tài)緩沖器的邏輯符號。 圖2.13 三態(tài)緩沖器邏輯符號 圖中，使能端低電平有效。即：當(dāng) = 0時(shí)，其邏輯功能與普通的緩沖器相同；而當(dāng) =1時(shí)，輸出端呈現(xiàn)高阻狀態(tài)，相當(dāng)于斷路。2.1.4 其他TTL邏輯門 利用三態(tài)門

46、可實(shí)現(xiàn)信號傳輸控制。圖2.15所示是由4個(gè)三態(tài)緩沖器構(gòu)成的單向總線。當(dāng) 1、 2、 3、 4輪流為低電平“0”時(shí)，輸入信號A1、A2、A3、A4輪流被送到總線上，而其他三態(tài)門由于端為高電平“1”而處于高阻狀態(tài)。圖2.15 用三態(tài)門構(gòu)成的單向總線2.1.4 其他TTL邏輯門 圖2.16所示是三態(tài)8總線收發(fā)器74LS245的引腳排列。74LS245在使能端和方向控制端DIR控制下，可實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸。當(dāng)使能端為高電平“1”時(shí)，收發(fā)器處于高阻態(tài)。當(dāng)使能端為低電平“0”時(shí)，若方向控制端DIR為 低電平“0”，則B端為數(shù)據(jù)、A端為總線，B數(shù)據(jù)傳輸?shù)?A總線；若方向控制端DIR為高電平“1”，則A端為數(shù)

47、據(jù)、B端為總線，A數(shù)據(jù)傳輸?shù)紹總線。圖2.16 三態(tài)8總線收發(fā)器74LS2452.1.4 其他TTL邏輯門 74LS245的功能表如表2.4所示。2.1.4 其他TTL邏輯門 3. 異或門 常用的TTL異或門是74LS86，引腳排列如圖2.17所示。其中1、2、3腳構(gòu)成1個(gè)異或門，4、5、6腳構(gòu)成1個(gè)異或門，9、10 、8腳構(gòu)成1個(gè)異或門，12、13 、11腳構(gòu)成1個(gè)異或門，14腳接供電電源，7腳接地。 圖2.17 4個(gè)異或門74LS862.1.4 其他TTL邏輯門 74LS86的功能表如表2.5所示。 2.1.5 TTL邏輯門的使用 1. 型號識讀 TTL集成邏輯門的型號有74、74H、74

48、S、74LS之分。其中：74是標(biāo)準(zhǔn)系列，74H是高速系列，74S是肖特基系列，74LS是低功耗肖特基系列。4個(gè)系列中，以74LS的綜合性能最佳，應(yīng)用最廣。 2.1.5 TTL邏輯門的使用 2. 參數(shù)識讀 通常，TTL邏輯門的制造商會以產(chǎn)品說明書的形式給出該產(chǎn)品推薦的工作條件、電氣特性、外形尺寸、引腳間距等參數(shù)。這些參數(shù)是正確使用TTL邏輯門的依據(jù)，在實(shí)際應(yīng)用中，應(yīng)養(yǎng)成使用產(chǎn)品前查閱說明書的習(xí)慣。 2.1.5 TTL邏輯門的使用 表2.6所示是74LS00的主要參數(shù)。 2.1.5 TTL邏輯門的使用 圖2.18所示是74LS00的外形尺寸、引腳間距。圖2.18 74LS00外形尺寸、引腳間距（單

49、位為mm）2.1.5 TTL邏輯門的使用 3. 閑置輸入端的處理 （1）暫時(shí)不用的“與”輸入端，可通過1k電阻接電源，如圖2.19（a）所示。對暫不使用的“或”輸入端應(yīng)接地（接地相當(dāng)于接低電平0）。 圖2.19 （a） 與非門閑置輸入端的處理方法 2.1.5 TTL邏輯門的使用 （2） 將不使用的輸入端并接在使用的輸入端上，如圖2.19（b）所示。這種處理方法影響電路的工作速度，在實(shí)際應(yīng)用中一般不采用。 （3）不使用的“與”輸入端可以懸空，或者剪短，如圖2.19（c）所示。懸空的輸入端容易接收各種干擾信號，導(dǎo)致工作不穩(wěn)定，一般不采用。 圖2.19 與非門閑置輸入端的處理方法（b）（c）2.1.

50、5 TTL邏輯門的使用 4. 注意事項(xiàng) （1）安裝時(shí)，要注意集成塊引腳的排列順序，接插集成塊用力適度，防止引腳折傷。 （2）焊接時(shí)，用25W電烙鐵較合適，焊接時(shí)間不宜過長。 （3）調(diào)試時(shí)，要注意電源電壓的大小和極性，盡量穩(wěn)定在+5V，以免損壞集成塊。 （4）連接線應(yīng)盡量短。若連接線不能縮短時(shí)，要考慮加屏蔽措施，防止外界電磁干擾的影響。 （5）當(dāng)外加輸入信號的上升沿或下降沿不能滿足要求時(shí)（100pF時(shí)，R取值約180。 2.2 CMOS邏輯門 CMOS邏輯門是另一種集成邏輯門，集成電路內(nèi)部是場效晶體管。由于場效晶體管集成電路制造工藝簡單、集成度高、功耗低，因此在實(shí)際應(yīng)用中也非常普及?？晒┻x擇的C

51、MOS邏輯門產(chǎn)品的型號較多，國外型號有CD系列、SN74AC系列等，國內(nèi)的型號是CC系列。2.2.1 任務(wù)描述 1. 查閱圖2.20所示CMOS集成邏輯門的功能。圖2.20 CMOS集成邏輯門（a）（b）（c）2.2.1 任務(wù)描述 2. 根據(jù)圖2.21所示連接電路，分別閉合、斷開開關(guān)S，觀察發(fā)光二極管發(fā)光情況，將觀察結(jié)果分別記錄于表2.7。 圖2.21 CD4069邏輯功能測試 2.2.2 CMOS非門 6個(gè)CMOS非門CD4069的引腳排列如圖2.22所示，每個(gè)非門都能夠?qū)崿F(xiàn)輸入邏輯變量的“非”邏輯功能。其中1、2腳構(gòu)成1個(gè)非門，3、4腳構(gòu)成1個(gè)非門，5、6腳構(gòu)成1個(gè)非門，9 、8腳構(gòu)成1個(gè)

52、非門，11、10腳構(gòu)成1個(gè)非門，13 、 12腳構(gòu)成1個(gè)非門，14腳接供電電源，7腳接地。 圖2.22 非門CD4069引腳排列 2.2.3 CMOS與非門 4個(gè)2輸入端CMOS與非門CD4011的引腳排列如圖2.23所示。其中 1、2、3腳構(gòu)成1個(gè)與非門，5、6 、 4腳構(gòu)成1個(gè)與非門，8、9、10腳構(gòu)成1個(gè)與非門，8、9腳為輸入端，10腳為輸出端；12、13 、11腳構(gòu)成1個(gè)與非門，14腳接供電電源，7腳接地。 圖2.23 CD4011引腳排列 2.2.3 CMOS與非門 除CD4011外，還有3個(gè)3輸入端CMOS與非門CD4023、和2個(gè)4輸入端CMOS與非門CD4012等。其引腳排列圖

53、2.24、2.25所示。圖2.24 CD4023引腳排列 圖2.25 CD4012引腳排列 2.2.4 CMOS或非門 4個(gè)2輸入端CMOS或非門CD4001的引腳排列如圖2.26所示。其中 1、2、3腳構(gòu)成1個(gè)或非門，5、6 、4腳構(gòu)成1個(gè)或非門，8、9、10腳構(gòu)成1個(gè)或非門，12、13 、11腳構(gòu)成1個(gè)或非門，14腳接供電電源，7腳接地。圖2.26 CD4001引腳排列2.2.4 CMOS或非門 除CD4001外，還有3個(gè)3輸入端CMOS或非門CD4025、2個(gè)4輸入端CMOS或非門CD4002等。其引腳排列如圖2.27、2.28所示。圖2.27 CD4025引腳排列圖2.28 CD400

54、2引腳排列2.2.5 CMOS異或門 常用的CMOS異或門是CD4070，其引腳排列如圖2.29所示。其中1、2、3腳構(gòu)成1個(gè)異或門，5、6 、4腳構(gòu)成1個(gè)異或門，8、9、10腳構(gòu)成1個(gè)異或門，12、13 、11腳構(gòu)成1個(gè)異或門，14腳接供電電源，7腳接地。 圖2.29 CD4070引腳排列2.2.6 CMOS邏輯門的使用 1. 參數(shù)識讀 表2.7所示是CMOS或非門CD4001的主要參數(shù)。2.2.6 CMOS邏輯門的使用 由表中的數(shù)據(jù)可知：CMOS集成邏輯門可以在較大的電源電壓范圍內(nèi)正常工作，電源電壓最小值為3V、最大值為18V；5V電源供電、25C（自然通風(fēng)）時(shí)，輸入高電平最小值為3.5V

55、，輸入低電平最大值為1.5V，高電平輸出電壓典型值為5V、最小值為4.95V，低電平輸出電壓典型值為0V、最大值為0.05V；靜態(tài)電源電流典型值為0.01A、最大值為0.25A；平均延時(shí)受電源電壓的影響較大，5V電源供電時(shí)為125ns，10 V電源供電時(shí)為60ns，15V電源供電時(shí)為45ns。 2.2.6 CMOS邏輯門的使用 2. 閑置輸入端的處理 與TTL集成邏輯門不同，CMOS集成邏輯門閑置的輸入端不能懸空。暫不使用的“與”輸入端應(yīng)接電源VDD，暫不使用的“或”輸入端應(yīng)接地或低電平VSS。也可將暫不使用的輸入端與使用端并聯(lián)，但這樣會影響信號傳輸速度，只能在對傳輸速度沒有特別要求的情況下采

56、用。 2.2.6 CMOS邏輯門的使用 3. 注意事項(xiàng) （1） 測試CMOS電路時(shí)，禁止在CMOS本身沒有接通電源的情況下輸入信號。電源接通期間，不應(yīng)將器件從測試座上拔出或插入。 （2）CMOS邏輯門的供電電壓范圍為3V18V，電源極性不能接反。在測試邏輯功能時(shí)，電源電壓可以選擇為3V5V。 （3）焊接CMOS電路時(shí)，電烙鐵的功率不得大于20W，并要有良好的接地。 （4）輸出端不允許直接接地或接電源。除具有OC結(jié)構(gòu)的門電路外，不允許把輸出端并聯(lián)。 （5）CMOS邏輯門輸出的高、低電平與TTL邏輯門輸出的高、低電平不相等，通常它們不能直接組合在一起使用，需要經(jīng)電平轉(zhuǎn)換后才能組合使用。 技能實(shí)訓(xùn)

57、任務(wù)1 根據(jù)圖2.30所示，測試CMOS集成邏輯門的邏輯功能。圖2.30 CMOS集成邏輯門邏輯功能測試電路 （a） 與非門CD4011 （b） 或非門CD4001 技能實(shí)訓(xùn) 任務(wù)2 根據(jù)圖2.31所示，測試OC門的邏輯功能。圖2.31 OC門邏輯功能測試電路技能實(shí)訓(xùn) 任務(wù)3 根據(jù)圖2.32所示，測試三態(tài)門的邏輯功能。圖2.32 三態(tài)門邏輯功能測試電路 本章小結(jié) （1）本章重點(diǎn)介紹了TTL集成邏輯門和CMOS集成邏輯門引腳的識別、邏輯功能及使用。 （2）根據(jù)邏輯門所實(shí)現(xiàn)的邏輯功能不同，邏輯門可分為非門、與非門、或非門等不同類型。在同一個(gè)類型的邏輯門中，根據(jù)輸入端的個(gè)數(shù)不同，又分為2輸入端、3輸

58、入端、4輸入端等不同型號。 （3）TTL邏輯門的電源電壓為4.755.25V。通常取5V供電，輸出低電平電壓為0.25V、高電平電壓為3.4V。 （4）CMOS邏輯門的電源電壓為318V。輸出低電平電壓為0 V、高電平電壓由電源電壓決定。因此，TTL邏輯門和CMOS邏輯門不能直接組合使用。 （5）TTL邏輯門閑置的輸入端可以懸空。CMOS邏輯門閑置的輸入端絕不能懸空，必須接電源或接地。第3章 組合邏輯電路 邏輯電路分為組合邏輯電路和時(shí)序邏輯電路兩大類。在組合邏輯電路中，數(shù)字信號是單向傳遞的，即只有從輸入端到輸出端的傳遞，沒有從輸出端到輸入端的反向傳遞。構(gòu)成組合邏輯電路的基本單元電路是邏輯門。其

59、特點(diǎn)是：電路某一時(shí)刻的輸出，只取決于該時(shí)刻的輸入，而與該時(shí)刻之前電路的狀態(tài)無關(guān)。當(dāng)電路輸入的狀態(tài)發(fā)生變化時(shí)，其輸出的狀態(tài)隨著就發(fā)生變化。本章主要介紹：組合邏輯電路分析和設(shè)計(jì)的基本方法，典型組合邏輯部件編碼器、譯碼器、加法器、數(shù)據(jù)選擇器及常用數(shù)碼顯示器件的識別與使用。第3章 組合邏輯電路本章要點(diǎn)組合邏輯電路的分析與設(shè)計(jì)編碼器及應(yīng)用譯碼器及應(yīng)用加法器及應(yīng)用數(shù)據(jù)選擇器及應(yīng)用3.1 組合邏輯電路的分析與設(shè)計(jì) 組合邏輯電路可以有一個(gè)或多個(gè)輸入端，也可以有一個(gè)或多個(gè)輸出端。組合邏輯電路分析是指根據(jù)已知的邏輯電路，找出輸出與輸入之間的邏輯關(guān)系，進(jìn)而判斷其邏輯功能。組合邏輯電路設(shè)計(jì)是指根據(jù)給定的邏輯功能要求，

60、找出用最少的邏輯門來實(shí)現(xiàn)該邏輯功能的電路。 3.1.1 任務(wù)描述 1. 按圖3.1所示連接電路，檢查無誤后接通電源。 圖3.1 3人表決演示電路 3.1.1 任務(wù)描述 2. 閉合1個(gè)開關(guān)，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結(jié)果。 3. 閉合2個(gè)開關(guān)，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結(jié)果。 4. 閉合3個(gè)開關(guān)，觀察發(fā)光二極管的發(fā)光情況，記錄觀察到的結(jié)果。 將每次操作觀察到的發(fā)光二極管發(fā)光情況記錄于表3.1。 3.1.1 任務(wù)描述 圖3.2所示是2個(gè)開關(guān)閉合時(shí)，觀察到的現(xiàn)象。 圖3.2 閉合2個(gè)開關(guān)時(shí)觀察到的現(xiàn)象 3.1.2 組合邏輯電路的分析 1. 分析方法 通常組合邏輯電路的分析，按