1、4.24.2單元級(jí)組合邏輯電路的介紹、分析與應(yīng)用單元級(jí)組合邏輯電路的介紹、分析與應(yīng)用4.2.14.2.1加法器加法器不考慮低位進(jìn)位不考慮低位進(jìn)位, ,將兩個(gè)將兩個(gè)1 1位二進(jìn)制數(shù)相加的邏輯運(yùn)算位二進(jìn)制數(shù)相加的邏輯運(yùn)算 半加器的真值表半加器的真值表 邏輯表達(dá)式邏輯表達(dá)式 邏輯電路圖邏輯電路圖1000C011110101000SBA 半加器的真值表半加器的真值表BABAS C = AB A B =1 & C=AB BAS 1.1.半加器（半加器（Half AdderHalf Adder） A B S C 邏輯符號(hào)圖邏輯符號(hào)圖 邏輯符號(hào)圖邏輯符號(hào)圖下面我們分析一位全加器電路。下面我們分析一位

2、全加器電路。全加器進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)的相加全加器進(jìn)行加數(shù)、被加數(shù)和低位來(lái)的進(jìn)位信號(hào)的相加2.2.全加器（全加器（Full AdderFull Adder）分析：分析： （1）由邏輯圖逐級(jí)寫(xiě)）由邏輯圖逐級(jí)寫(xiě)出表達(dá)式，化簡(jiǎn)。出表達(dá)式，化簡(jiǎn)。（2）由表達(dá)式列出真值表。）由表達(dá)式列出真值表。（3）分析邏輯功能）分析邏輯功能 ： 輸入有奇數(shù)個(gè)輸入有奇數(shù)個(gè)1時(shí)，時(shí)，F(xiàn)=1；輸入有兩個(gè)或以上輸入有兩個(gè)或以上1，CO=1。BACIFCIBACI CIBA)(CIBACIBAABCICIBAABCOABCIBA)(ABCIBACIBA 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1

3、10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1CO FA B CI真值表真值表ABCIACIB 0 0 0 1 0 1 1 0 0 1 1 0 1 0 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1CO FA B CI真值表真值表分析：分析：（3）分析邏輯功能）分析邏輯功能 ： 輸入有奇數(shù)個(gè)輸入有奇數(shù)個(gè)1時(shí)，時(shí)，F(xiàn)=1；輸入有兩個(gè)或以上輸入有兩個(gè)或以上1，CO=1。 A、 B為加數(shù)、被加數(shù)為加數(shù)、被加數(shù)Ci為低位向本位的進(jìn)位位為低位向本位的進(jìn)位位F為本位的和為本位的和CO是本位向高位的進(jìn)位位是本位向高位的進(jìn)位位故該電路

4、又稱(chēng)為故該電路又稱(chēng)為1位位全加器全加器。1位全加器的邏輯符號(hào)位全加器的邏輯符號(hào) A+ B+ CICO F A i B i C i - 1 C i F i C I C O 用異或門(mén)構(gòu)成全加器用異或門(mén)構(gòu)成全加器CIBAF ABCIBACO)( A i B i =1 & AB C i - 1 =1 & F i C i 半半 加加 器器 半半 加加 器器 兩個(gè)半加器構(gòu)成一個(gè)全加器兩個(gè)半加器構(gòu)成一個(gè)全加器CIBAFABCIBACO)(用與或非門(mén)構(gòu)成全加器用與或非門(mén)構(gòu)成全加器CIBAF ABCIBACO)(CIBACIBABA)AB)()(ABCIBA)(ABCIBA)(ABCIABBA)

5、(ABCIBA 3、多位加法器、多位加法器 由多個(gè)一位全加器可以構(gòu)成多位加由多個(gè)一位全加器可以構(gòu)成多位加法器。構(gòu)成的方法有兩種：法器。構(gòu)成的方法有兩種：A、逐位進(jìn)位加法器（、逐位進(jìn)位加法器（串行進(jìn)位）串行進(jìn)位）B、超前進(jìn)位加法器、超前進(jìn)位加法器 A A、逐位進(jìn)位加法器（串行進(jìn)位）、逐位進(jìn)位加法器（串行進(jìn)位）F2F3CICOCICOCICOCICOA1A2A0A3B1B0B2B3F0F1CO1000)(CBAF001000)(BACBAC0111)(CBAF110111)(BACBAC1222)(CBAF2333)(CBAF221222)(BACBAC332333)(BACBAC 低位的進(jìn)位信號(hào)

6、送給鄰近高位作為輸入信號(hào)。低位的進(jìn)位信號(hào)送給鄰近高位作為輸入信號(hào)。 任一位的加法運(yùn)算必須在低一位的運(yùn)算完成之后才能進(jìn)行。任一位的加法運(yùn)算必須在低一位的運(yùn)算完成之后才能進(jìn)行。 串行進(jìn)位加法器運(yùn)算速度不高。串行進(jìn)位加法器運(yùn)算速度不高。 /結(jié)構(gòu)體描述結(jié)構(gòu)體描述module add_4(input 3:0a,input 3:0b,Input ci,output 3:0s,output co); wire3:0 c_tmp; assign co = c_tmp3; add_full i0(.a(a0),.b(b0),.ci(ci),.s(s0),.co(c_tmp0); add_full i1(a1,b

7、1,c_tmp0,s1,c_tmp1); add_full i2(a2,b2,c_tmp1,s2,c_tmp2); add_full i3(a3,b3,c_tmp2,s3,c_tmp3); endmodule / add_full.vmodule add_full(input a, b, ci,output s, co); assign s = abci, co =(a&b)|(ab)&ci); endmodule /數(shù)據(jù)流數(shù)據(jù)流(RTL描述描述)module add_4(input wire 3:0a,input wire 3:0b,Input wire ci,output

8、wire 3:0s,output wire co); wire 3:0c;assign s0 = a0b0ci, c0 =(a0&b0)|(a0b0)&ci); assign s1 = a1b1c1, c1 =(a1&b1)|(a1b1)&c0); assign s2 = a2b2c2, c2 =(a2&b2)|(a2b2)&c1); assign s3 = a3b3c3, c3 =(a3&b3)|(a3b3)&c2); assign co = c3;endmodule /行為描述行為描述module add_4(input wi

9、re 3:0a,input wire 3:0b,Input wire ci,output reg 3:0s,output reg co); reg 4:0c;always（*） begin c = 1b0, a +1b0, b; s = c3:0; co = c4; endendmodule 1iiiiCBAF綜上我綜上我們得到全加器的表達(dá)式為們得到全加器的表達(dá)式為 1)(iiiiiiCBABAC B B、超前進(jìn)位加法器、超前進(jìn)位加法器1()()iiiiiABABC1iiiiiABCAB74LS283 邏輯圖與邏輯圖與 引腳圖引腳圖1()()iiiiiiFABABC1iiiiiiCABCAB

10、超前進(jìn)位加法器超前進(jìn)位加法器所有進(jìn)位都是同時(shí)產(chǎn)生的，所有進(jìn)位都是同時(shí)產(chǎn)生的，故電路延時(shí)時(shí)間與位數(shù)多少故電路延時(shí)時(shí)間與位數(shù)多少無(wú)關(guān)。無(wú)關(guān)。每一位的進(jìn)位值只與被加數(shù)、加數(shù)及最低位進(jìn)位有關(guān)。每一位的進(jìn)位值只與被加數(shù)、加數(shù)及最低位進(jìn)位有關(guān)。而被加數(shù)、加數(shù)及最低位進(jìn)位在計(jì)算開(kāi)始前就確定了，而被加數(shù)、加數(shù)及最低位進(jìn)位在計(jì)算開(kāi)始前就確定了，因此可以同步地計(jì)算各位的最終取值，大大縮短計(jì)算時(shí)因此可以同步地計(jì)算各位的最終取值，大大縮短計(jì)算時(shí)間。間。超前進(jìn)位加法器的特點(diǎn)超前進(jìn)位加法器的特點(diǎn)電路復(fù)雜，速度很快！電路復(fù)雜，速度很快！在位數(shù)較多時(shí)其運(yùn)算速度比行波加法器的要在位數(shù)較多時(shí)其運(yùn)算速度比行波加法器的要快得多?？斓?/p>

11、多。 4 4位全加器的邏輯符號(hào)為位全加器的邏輯符號(hào)為0303PQ03CICO全加器實(shí)現(xiàn)的是二進(jìn)制數(shù)的加法，因此若某一邏輯函數(shù)全加器實(shí)現(xiàn)的是二進(jìn)制數(shù)的加法，因此若某一邏輯函數(shù)的輸出恰巧等于輸入代碼所表示的數(shù)加上另一常數(shù)或另的輸出恰巧等于輸入代碼所表示的數(shù)加上另一常數(shù)或另一組輸入代碼時(shí)，適合用全加器實(shí)現(xiàn)。全加器一般可以一組輸入代碼時(shí)，適合用全加器實(shí)現(xiàn)。全加器一般可以構(gòu)成代碼轉(zhuǎn)換電路、加減運(yùn)算電路等。構(gòu)成代碼轉(zhuǎn)換電路、加減運(yùn)算電路等。 該結(jié)果與前頁(yè)討論的一致。該結(jié)果與前頁(yè)討論的一致。按照補(bǔ)碼運(yùn)算規(guī)則，用加法運(yùn)算實(shí)現(xiàn)減法運(yùn)算：按照補(bǔ)碼運(yùn)算規(guī)則，用加法運(yùn)算實(shí)現(xiàn)減法運(yùn)算： x y = x + y補(bǔ) xn-

12、1 xn-2 x0 yn-1 yn-2 y0 = xn-1 xn-2 x0 + 2n yn-1 yn-2 y0 = xn-1 xn-2 x0 + yn-1 yn-2 y0 + 1 綜上所述，如果要把一個(gè)綜上所述，如果要把一個(gè) n 位加法器用于位加法器用于 n 位減法器位減法器的功能，則只需將減數(shù)變補(bǔ)，并把進(jìn)位輸入和進(jìn)位輸出分的功能，則只需將減數(shù)變補(bǔ)，并把進(jìn)位輸入和進(jìn)位輸出分別當(dāng)作一對(duì)低有效的借位輸入和借位輸出即可。別當(dāng)作一對(duì)低有效的借位輸入和借位輸出即可。 例例1：用用4位全加器實(shí)現(xiàn)兩個(gè)位全加器實(shí)現(xiàn)兩個(gè)4位二進(jìn)制數(shù)之差位二進(jìn)制數(shù)之差解：解：A B=A +（B的補(bǔ)碼）的補(bǔ)碼） 補(bǔ)碼補(bǔ)碼=反碼反碼

13、+1 ，則電路如圖則電路如圖01230123bbbbaaaa101230123bbbbaaaa421 半加器、全加器半加器、全加器5. 全加器的應(yīng)用全加器的應(yīng)用 例例2：用用4位全加器實(shí)現(xiàn)位全加器實(shí)現(xiàn)8421BCD碼碼轉(zhuǎn)換成余轉(zhuǎn)換成余3BCD碼的碼制轉(zhuǎn)換電路。碼的碼制轉(zhuǎn)換電路。解：解：設(shè)設(shè)DCBA為輸入為輸入8421BCD碼，碼，F(xiàn)3F2F1F0為輸出余為輸出余3BCD碼碼余余3BCD碼碼=8421BCD碼碼 + 0011，F(xiàn)3F2F1F0=DCBA+0011則電路如圖則電路如圖421 半加器、全加器半加器、全加器十進(jìn)制數(shù)十進(jìn)制數(shù)DCBAF3F2F1F001 234567890 0 0 00

14、0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0 實(shí)現(xiàn)余實(shí)現(xiàn)余3碼到碼到8421BCD碼的轉(zhuǎn)換。碼的轉(zhuǎn)換。設(shè)：輸入為余設(shè)：輸入為余3碼碼DCBA ，輸出為，輸出為8421碼碼F3F2F1F0 則： F3F2F1F0 = DCBA 0011 = DCBA + 1101電路圖為： 設(shè)計(jì)設(shè)計(jì)8421碼和余碼和余3碼的通用轉(zhuǎn)換器。碼的通用轉(zhuǎn)換器。設(shè)：輸入為設(shè)：輸入為DCBA ，輸出為，輸出為

15、F3F2F1F0設(shè)置轉(zhuǎn)換開(kāi)關(guān)選擇設(shè)置轉(zhuǎn)換開(kāi)關(guān)選擇 K則：則：K = 0 8421 余3碼1 余3碼 8421K = 0 +0011 修正1 +1101（-3） 修正1OK例例3 3 用兩片用兩片74LS28374LS283構(gòu)成一個(gè)構(gòu)成一個(gè)8 8位二進(jìn)制數(shù)加法器位二進(jìn)制數(shù)加法器 A4 B4 A5 B5 A6 B6 A7 B7 74283（2） 74283（1） C1 CO C1 CO S3 S2 S1 S0 S7 S6 S5 S4 0 C7 S3 S2 S1 S0 S3 S2 S1 S0 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 A0 B0

16、A1 B1 A2 B2 A3 B3 在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。在片內(nèi)是超前進(jìn)位，而片與片之間是串行進(jìn)位。 例例 4 試用全加器完成二進(jìn)制的乘法功能。 解解 以兩個(gè)二進(jìn)制數(shù)相乘為例。乘法算式如下： ABABA0B0B1A1P0P1P2P3C2C1Ci1Ci1& 例例 5 試用四位全加器構(gòu)成一位 8421 碼的加法電路。 解解 兩個(gè) 8421 碼相加，其和仍應(yīng)為8421 碼，如不是 8421 碼則結(jié)果錯(cuò)誤。如 產(chǎn)生錯(cuò)誤的原因是產(chǎn)生錯(cuò)誤的原因是 8421BCD碼為十進(jìn)制，逢十進(jìn)碼為十進(jìn)制，逢十進(jìn)一，一， 而四位二進(jìn)制是逢十六進(jìn)一，二者進(jìn)位關(guān)系不同，而四位二進(jìn)制是逢十六進(jìn)一，二

17、者進(jìn)位關(guān)系不同， 當(dāng)和數(shù)大于當(dāng)和數(shù)大于 9 時(shí)，時(shí)，8421BCD應(yīng)產(chǎn)生進(jìn)位，而十六進(jìn)制應(yīng)產(chǎn)生進(jìn)位，而十六進(jìn)制還不可能產(chǎn)生進(jìn)位。為此，應(yīng)對(duì)結(jié)果進(jìn)行修正。當(dāng)運(yùn)還不可能產(chǎn)生進(jìn)位。為此，應(yīng)對(duì)結(jié)果進(jìn)行修正。當(dāng)運(yùn)算結(jié)果小于等于算結(jié)果小于等于 9 時(shí)，不需修正或加時(shí)，不需修正或加“0”，但當(dāng)結(jié)果，但當(dāng)結(jié)果大于大于 9 時(shí)，應(yīng)修正讓其產(chǎn)生一個(gè)進(jìn)位，加時(shí)，應(yīng)修正讓其產(chǎn)生一個(gè)進(jìn)位，加0110即可。即可。十進(jìn)未校正BCD碼和校正的BCD碼和十進(jìn)未校正BCD碼和校正的BCD碼和制數(shù)C4 F3 F2 F1 F0 C4 S3 S2 S1 S0制數(shù)C4 F3 F2 F1 F0C4 S3 S2 S1 S001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1101112131415161718191 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1