1、實驗一組合邏輯器件設計一 ？實驗目的1、 通過一個簡單的3-8譯碼器的設計,掌握組合邏輯電路的設計方法？2、掌握組合邏輯電路的靜態(tài)測試方法？3、初步了解QUARTUS II原理圖輸入設計的全過程？二？實驗主要儀器與設備1、輸入:DIP撥碼開關3位？2、輸出：LED燈？3、主芯片：EP1K10TC100-3?三？實驗內容及原理三-八譯碼器即三輸入，八輸出？輸出與輸入之間的對應關系如表1-1-1所示？表1-1三-八譯碼器真值表輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001

2、00000110100000011110000000四？預習要求做實驗前必須認真復習數字電路中組合邏輯電路設計的相關內容（編碼器?譯碼器）?五？實驗步驟1?利用原理圖設計輸入法畫圖1-1-1?2?選擇芯片 ACEX1K EP1K10TC100?33?編譯？4?時序仿真？5?管腳分配，并再次編譯？6?實驗連線？7?編程下載,觀察實驗結果？在輸入端加入使能端后應如何設計？附:用硬件描述語言完成譯碼器的設計：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY T2 ISPORT(A: IN STD_L0GIC_VECT0R(2 DOWNTO 0);Y: O

3、UT STD_LOGIC_VECTOR(7 DOWNTO 0); END T2;ARCHITECTURE A OF T2 ISBEGINWITH A SELECTY <= "00000001" WHEN "000","00000010" WHEN "001","00000100" WHEN "010","00001000" WHEN "011","00010000" WHEN "100",&

4、quot;00100000" WHEN "101","01000000" WHEN "110","10000000" WHEN OTHERS;END A;實驗二組合電路設計一 ?實驗目的1、掌握組合邏輯電路的設計方法？2、掌握組合邏輯電路的靜態(tài)測試方法？3、加深FPGA設計的過程，并比較原理圖輸入和文本輸入的優(yōu)劣 ？二？實驗主要儀器與設備1?輸入:按鍵開關（常高）4個;撥碼開關2?輸出:LED燈？4、主芯片:EP1K10TC100-3?三？實驗內容及原理1、四舍五入判別電路，其輸入為8421BCD碼，要求

5、當輸入大于或等于5 時，判別電路輸出為1,反之為0?原理圖如圖1-2-1?T?原理圖如圖是優(yōu)先級較高的輸入端所對應的輸出端為1-2-3所示？砂2QLfTPirryi/ltd t u h ci i. ti u 4 i. a n A_OUTB OUTV1吧0廠：厶PB1； T四 丨KJUTPUT""rMUI1> C_OUTI 1 11':”芒”嚴年嘗停:I電路的設計方法？加法器的設計？三人表決器的設計等）?五？實驗步驟1?利用原理圖設計輸入法畫圖2-1?2?選擇芯片 ACEX1K EP1K10TC100?33?編譯？4?時序仿真？5?管腳分配，并再次編譯？6?實驗

6、連線？7?編程下載,觀察實驗結果？同理,完成圖2-2?2-3的設計過程？六？實驗連線1、輸入信號D3,D2,D1,D0對應的管腳接四個撥碼開關；輸出信號OUT對 應的管腳接LED燈？2、輸入信號K1,K2,K3,K4對應的管腳接四個按鍵開關；輸出信號OUT對 應的管腳接LED燈？撥動按鍵開關，當按下奇數個按鍵時，燈亮;當按下 偶數個按鍵時,燈滅？3、輸入信號A?B?C對應的管腳連三個按鍵開關;輸出信號A-OUT,B-OUT,C-OUT對應的管腳分別連三個 LED燈？撥動撥碼開關或者按下按鍵開關，觀察LED燈,與實驗內容是否相符？七？實驗結果八？思考題寫對于兩種硬件設計輸入法的比較？(VHDL)

7、完成3個實驗項目的設計附:用硬件描述語言(1)Library IEEE;Use IEEE.std_logic_1164.all;En tity t2_1 isport(D:I n std_logic_vector(3 dow nto 0);Y:Out std_logic);end t2_1;Architecture struct of t2_1 is beginprocess(D)beginLibrary IEEE;Use IEEE.std_logic_1164.all;En tity t2_2 isport(D:I n std_logic_vector(3 dow nto 0);Y:Out

8、std_logic); end t2_2;Architecture struct of t2_2 is begin process(D) begin case D iswhe n "0000"=>Y<='0：whe n "0001"=>Y<='1：whe n "0011"=>Y<='0：whe n "0010"=>Y<='1：whe n "0110"=>Y<='0：Library IEEE;Use

9、 IEEE.std_logic_1164.all;En tity t2_3 isport(A,B,C:ln std_logic;Y:Out stdo gic_vector(2 dow nto 0); end t2_3;if (D>="0101" and D<="1001") thenY<='1'elsif D<="0101" thenY<='0'elseY<='Z'end if;end process;en d;when "0111"

10、;=>Y<='1'when "0101"=>Y<='0'whe n "0100"=>Y<='1'whe n "1100"=>Y<='0'when "1101"=>Y<='1'when "1111"=>Y<='0'whe n "1110"=>Y<='1'whe n "1010

11、"=>Y<='0'when "1011"=>Y<='1'whe n "1001"=>Y<='0'whe n "1000"=>Y<='1'whe n others=>Y<='Z'end case;end process;en d;Architecture struct of t2_3 is beginprocess(A,B,C)beginif A='1' the nY<

12、;="100"elsif B='1' thenY<="010"elsif C='1' the nY<="001"實驗三else Y<="000" end if;end process;en d;觸發(fā)器功能模擬一 ?實驗目的1、掌握觸發(fā)器功能的測試方法？2、掌握基本RS觸發(fā)器的組成及工作原理？3、掌握集成JK觸發(fā)器和邏輯功能及觸發(fā)方式？4、掌握幾種主要觸發(fā)器之間相互轉換的方法 ？5、通過實驗，體會FPGA芯片的高集成度和多I/O 口？二？實驗主要儀器與設備1?輸入:按

13、鍵開關（常高）;撥碼開關;時鐘源？2?輸出:LED燈？5、主芯片:EP1K10TC100-3?三？實驗內容及原理3?編譯？4?時序仿真？5?管腳分配，并再次編譯？6?實驗連線？7?編程下載,觀察實驗結果？六？實驗連線輸入信號Sd,Rd對應的管腳接按鍵開關，CLK接時鐘源（頻率0.5Hz）:輸 入信號J,K,D,R,S對應的管腳分別接撥碼開關；輸出信號QRS,NQRS,QRSC,NQRSC,QJK,NQJK,QD,NQD 對應管腳分別接 LED 燈?另外準備幾根連接線，在改變?yōu)門 “觸發(fā)”器時，短接相應管腳，或連接“0”“電平?七?實驗結果填下述表一一，表二,表三，表四？表一 RS寄存器RdSd

14、Q說明01101100表二 RS鎖存器RSCLKRdSdQ說明XXX10XXX01XXX00XX011RSCLKRdSdQn說00111011111011111111表三JK觸發(fā)器JKCLKRdSdQ說明XXX01XXX10XXX00XX011XX111JKCLKRdSdQnQn*說明00110111101111f11表四D觸發(fā)器DCLKRdSdQ說明XX01XX10XX00X011X111DCLKRdSdQNQX11111八？思考題分別將JK觸發(fā)器和D觸發(fā)器接成T觸發(fā)器,模擬其工作狀態(tài)，并畫出其 波形？實驗四掃描顯示電路設計一 ?實驗目的了解教學系統(tǒng)中8位七段數碼管顯示模塊的工作原理，設計標

15、準掃描驅 動電路模塊，以備后面實驗調用？二？實驗主要儀器與設備1?輸入:時鐘源，四位撥碼開關？2?輸出:八位七段數碼顯示管？3？主芯片：EP1K10TC100-3？三？實驗內容及原理四位撥碼開關提供8421BCD碼，經譯碼電路后成為7段數碼管的字形顯 示驅動信號？(AG )掃描電路通過可調時鐘輸出片選地址SEL2.0？由SEL2.0和A.G決定了 8位中的哪一位顯示和顯示什么字形 ?SEL2.0變化 的快慢決定了掃描頻率的快慢？1?用撥碼開關產生8421BCD碼，用FPGA產生字形編碼電路和掃描驅動 電路,然后進行仿真，觀察波形，正確后進行設計實現，適配化分？調節(jié)時鐘頻率, 感受“掃描”的過程

16、，并觀察字符亮度和顯示刷新的效果？參考電路(時鐘頻率40HZ,如圖 4-1)加1創(chuàng)LWry SEL1AQCQA oeDXENT00ENPRCOCLRNCLKB COCKIER圖4-12?編一個簡單的從 0F輪換顯示十六進制的電路？參考電路（時鐘頻率 <2HZ,如圖 4-2)74161RESETCLK-日QA:cQB-DQCENTQDENPRCO4cCLRNCLKLDNCOUNTERSELPSEL1SEL_2SEL3> SbLO> SEL1SELDODELED710I辛葉葉j 打葉ITT*UTPUT 暑 U7PUT 可U7PT IE圖 4-2四?預習要求做實驗前必須認真復習數字

17、電路中計數器的實現方法 ,74161的構成及功 能，七段顯示譯碼器的實現，以及VHDL編程等相關內容？ 五?實驗步驟1?利用VHDL文本輸入法設計DELED模塊，并生成元件符號？ 2?利用原理圖設計輸入法畫圖 4-1?3?選擇芯片 ACEX1K EP1K10TC100?34?編譯?5?仿真? 6?管腳分配,并再次編譯? 7?實驗連線?8?編程下載,觀察實驗結果 ? 同理,完成圖4-2的設計過程?六?實驗連線輸入信號 :D3,D2,D1,D0 所對應的管腳同四位撥碼開關相連 ;清零信號 RESET 所對應的管腳同按鍵開關相連 ;時鐘 CLK 所對應的管腳同實驗箱上 的時鐘源相連 ;輸出信號 :代

18、表掃描片選地址信號 SEL2,SEL1,SEL0 的管腳同四位掃描 驅動地址的低 3位相連,最高位地址接“ 0”（也可懸空）;代表7段字碼驅動信 號A,B,C,D,E,F,G的管腳分別同掃描數碼管的段輸入 a,b,c,d,e,f,g相連？觀察數碼管所顯示的數字與輸入之間的關系 ?七?實驗結果 八?思考題1、字形編碼的種類 ,即一個 7 段數碼管可產生多少種字符 ,產生所有字符需多少根被譯碼信號線？2、字符顯示亮度同掃描頻率的關系，且讓人眼感覺不出光爍現象的最低"1001111" whe n "0011", "1100110" whe

19、n "0100", "1101101" whe n "0101", "1111101" whe n "0110", "0000111" whe n "0111", "1111111" whe n "1000", "1101111" whe n "1001", "1110111" whe n "1010", "1111100&qu

20、ot; whe n "1011", "0111001" whe n "1100", "1011110" whe n "1101", "1111001" whe n "1110", "1110001" whe n "1111", "0000000" when others; END a;掃描頻率是多少？附:模塊DELED的源代碼：LIBRARY ieee;USE ieee.std_logic_116

21、4.ALL;ENTITY deled ISPORT(a: IN STD_LOGIC_VECTOR(3 DOWNTO 0);y: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END deled;ARCHITECTURE a OF deled ISBEGINwith a selecty <= "0111111" when "0000","0000110" whe n "0001","1011011" whe n "0010",實驗五 計數器及時序電路設

22、計（一）一 ?實驗目的1、掌握時序電路的經典設計方法（D觸發(fā)器和JK觸發(fā)器和一般邏輯門組 成的時序邏輯電路）?2、掌握通用同步計數器，異步計數器的設計方法？3、了解用同步計數器通過清零法和置數法得到循環(huán)任意進制計數器的 方法？二？實驗主要儀器與設備1?輸入:時鐘源？2?輸出：四位七段數碼顯示管？3?主芯片:EP1K10TC100-3?三？實驗內容及原理1?用D觸發(fā)器設計異步四位二進制加法計數器 ？原理圖如圖5-1所示?6?管腳分配，并再次編譯？兀55歸if7?實驗連線?8?編程下載,觀察實驗結果？同理,完成圖5-2?5-3的設計過程？六？實驗連線輸入信號：清零信號 RESET所對應的管腳同按鍵

23、開關相連 ；計數時鐘 CLK?掃描時鐘CKDSP所對應的管腳同實驗箱上的時鐘源相連（計數時鐘頻 率 CKCNTV4Hz,掃描時鐘頻率 CKDSP>40Hz）;輸出信號：代表掃描片選地址信號 SEL2,SEL1,SEL0的管腳同四位掃描驅動地址的低3位相連,最高位地址接“ 0”（也可懸空）;代表7段字碼驅動信號A,B,C,D,E,F,G的管腳分別同掃描數碼管的段輸入 a,b,c,d,e,f,g相連？七?實驗結果八?思考題在 FPGA 設計中,同步設計和異步設計有何不同 ?附:模塊sh8_4的源代碼LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY

24、 sh8_4 ISPORT(sel: IN STD_LOGIC;da: IN STD_LOGIC_VECTOR(7 DOWNTO 0); q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END sh8_4;ARCHITECTURE a OF sh8_4 ISBEGINProcessbeginIf sel= '0'Then q<=da(3 DOWNTO 0);Else q<=da(7 DOWNTO 4);End if;End process;END a;實驗六 計數器及時序電路設計 (二)一?實驗目的 1?理解時序電路和同步計數器加譯碼電路的聯

25、系 ,設計任意編碼計數器 ? 2?了解同步芯片和異步芯片的區(qū)別 ?二?實驗主要儀器與設備1?輸入:時鐘源?2?輸出:四位七段數碼顯示管 ?3?主芯片：EP1K10TC100-3?三?實驗內容及原理用74LS161清零和置數法組成六進制和十二進制計數器？原理圖如圖6-1所示？計數時鐘頻率CKCNTV0.5HZ,掃描時鐘頻率CKDSP>40HZ;清零法分別完成04?0B的順序計數；置位法分別完成39?3F的順序計數；用八位 數碼管顯示四個計數狀態(tài)？：LEW:AQima"7d618 jfcg !ILWRZ3并生成相應的元件符號K刖FOHNBi即強六CLK:tLCNAE>cacg

26、測asEWRmORM'OKCQiJNLR驅動地址的低uhAECOB0ac即WReaosnOK廠號1?寫出實驗步驟和實驗結果2?用 74161 實現任意進制計數器的方法 ? 3?狀態(tài)機的 VHDL 實現代碼 ?4?體會同步設計和異步設計的不同之處 ?附 :各模塊的 VHDL 代碼LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY hb1 ISPORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0); out1:OUT STD_LOGIC );END hb1;ARCHITECTURE a OF hb1 ISBEGINproce

27、ssbeginIf d>"0100" Then out1<='0'Else out1<='1'End if;end process;END a;LIBRARY ieee;ENTITY hb2 ISPORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0) out1:OUT STD_LOGIC );END hb2;ARCHITECTURE a OF hb2 ISBEGINprocessbeginThen out1<='0'If d>"1001" or d<

28、"0011"Else out1<='1'End if;end process;END a;LIBRARY ieee;ENTITY hb3 ISPORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0); out1:OUT STD_LOGIC );END hb3;ARCHITECTURE a OF hb3 ISBEGINprocessbeginIf d>"1011" Then out1<='0'Else out1<='1'End if;end process;END

29、a;LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY hb4 ISPORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0); out1:OUT STD_LOGIC );END hb4;ARCHITECTURE a OF hb4 ISBEGINprocessbeginIf d="1111" or d<"0011" Then out1<='0'Else out1<='1'End if;end process;END a;LIBRARY ieee

30、;USE ieee.std_logic_1164.ALL;ENTITY sel4 ISPORT(d1,d2,d3,d4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0);q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END sel4;ARCHITECTURE a OF sel4 ISBEGINprocessbeginCASE sel ISWHEN "000" =>q<=d1;WHEN "001" =>q<=d1;WHEN

31、 "010" =>q<=d2;WHEN "011" =>q<=d2;WHEN "100" =>q<=d3;WHEN "101" =>q<=d3;WHEN "110" =>q<=d4;WHEN "111" =>q<=d4;WHEN others=>NULL;END CASE;end process;END a;實驗七 數字鐘實驗 一?實驗目的1、掌握多位計數器相連的設計方法 ?2、掌握十進制 ?六十進

32、制 ?二十四進制計數器的設計方法 ?3、繼續(xù)鞏固多位共陰極掃描顯示數碼管的驅動及編碼?4、了解和掌握分頻電路實現的方法 ?5、掌握揚聲器的驅動 ?6、LED 燈的花樣顯示 ?7、掌握 FPGA 技術的層次化設計方法 ?二?實驗主要儀器與設備1?輸入:三個按鍵開關 （清零,調小時 ,調分鐘 ）?2?輸出:8個 LED 燈;揚聲器;8位七段掃描共陰極數碼顯示管 ?3?主芯片 :EP1K10TC100-3?三?實驗內容及原理在同一塊 FPGA 芯片 EP1K10TC100-3 上集成了如下電路模塊 :1?時鐘計數：秒 60進制BCD碼計數;分 60進制BCD碼計數； 時一一24進制BCD碼計數;同時

33、整個計數器有清零,調分，調時功能？在接近整點時能提供報時信號 ?2?有驅動8位七段共陰極掃描數碼管的片選驅動信號輸出和七段字行譯碼輸出？編碼和掃描可參照“實驗四”？3?揚聲器在整點時有報時驅動信號產生？4?LED燈按個人要求在整點時有花樣顯示信號產生 ？四？預習要求做實驗前必須認真復習數字電路中計數器？分頻電路？數碼驅動，以及硬件VHDL編程等相關內容？五？實驗步驟1 ?利 用 VHDL 文本輸入 法設計second？minute？hour？alert？seltime？ DELED模塊，并生成相應的元件符號？2?利用原理圖設計輸入法畫圖7-1?3?選擇芯片 ACEX1K EP1K10TC100

34、?34?編譯？5?仿真？6?管腳分配，并再次編譯？7?實驗連線？8?編程下載,觀察實驗結果？圖 7-1原理圖如圖 7-1,各模塊分別為 :各種進制的計數及時鐘控制模塊 ;掃描分 時顯示,譯碼,分頻模塊 ;彩燈,揚聲器編碼模塊 ?各模塊都是由 VHDL 語言編寫 ?六?實驗連線輸入接口 :1、代表清零 ,調時,調分信號 RESET,SETHOUR,SETMIN 的管腳分別連接 按鍵開關 ?2、代表計數時鐘信號 CLK 和掃描時鐘信號 CKDSP 的管腳分別同 1HZ 時鐘源和32HZ（或更高）時鐘源相連？輸出接口 :1、代表掃描顯示的驅動信號管腳 SEL2,SEL1,SEL0和A.G參照實驗四

35、與數碼管的信號連接點連接 ;2、代表揚聲器的驅動信號的管腳 SPEAK 同揚聲器驅動接口 SPEAKER 相連;3、代表花樣LED燈顯示的信號管腳LAMP0-LAMP2 同3個LED燈相 連?七?實驗結果實驗八 A/D 轉換實驗一?實驗目的1、了解ADC080啲工作原理？2、了解用掃描方式驅動七段碼管顯示的工作原理 ?3、了解時序電路FPGA勺實現？4、學習用VHDL語言來描述時序電路的過程？?實驗主要儀器與設備1?可變時鐘源？2?七段碼顯示？3?A/D轉換芯片ADC08094?主芯片 EP1K10TC100-35、三個撥動開關，進行地址選擇？三？實驗原理該實驗是利用FPGA空制ADC080啲

36、時序,進行AD轉換,然后將ADC0809 轉換后的數據以十六進制的數據顯示出來 ？IH3-1IS-IMJH4-2-INIHH5-s-IMA423-AJO Ai24-1K SSMH -fta-ACC 亡EOC-7222*5 -a21-2B1HSaOVfKlT ENABLE-i恥CLOCM-1015-2'51118恤十;一12176>C-15一伽(巧r7-i*ADC0809是 8位8通道的逐次比較式 AD 轉換芯片？該芯片管腳如右圖所示？芯片引 腳及其說明如下：D0-D7(2-8-2-1):8位雙先三態(tài)數據線？ADD?ADDBADDC通道選擇地址?OUTPUT ENABLE)：出允許

37、控制9 ?Clock:ADC轉換時鐘？Vref+ ?Vref-:正負參考電壓？IN0-IN7:8個模擬信號輸入通道？START:AD專換啟動信號？EOC:AD專換結束信號？ALE:通道地址鎖存信號？ADC080啲工作時序如下圖所示？其詳細工作過程可查閱其他資料？ 本實驗FPGA實現時必須嚴格遵守ADC080啲工作時序,在編寫其驅動代碼時尤其要注意？ADC080啲時鐘信號從FPGA獲取,FPGA的時鐘在500KHz至800KHz都可以選擇？現具體介紹代碼編寫思想：首先將要轉換的ADC0809勺地址輸出，然后產生ALE信號的,在該信號的上升沿,地址被打入ADC0809的地址鎖存器,這樣就選中了對應

38、的通道？地址產生結束后,便可產生START言號,使ADC080刖始進行AD轉換,需要注意的 是,在ADC0809轉換期間,輸入的模擬信號必須穩(wěn)定,否則可能出現比較大的 誤差？在地址鎖存并且啟動轉換后,EOC便會呈現低電平，知道AD轉換結束， 所以FPGA在EOC從低電平變成高電平之前,不能讀取ADC的轉換數據？在EOC 變成高電平之后,FPGA便可將OUTPUT INPU信號拉高,這樣ADC轉換的數據 就會呈現在數據線上,FPGA讀入該數據后,在8位七段碼管上顯示出來,這就 是整個實驗過程的工作流程？-TLruLrLrLnrLrLrLrLTLLLDLKIfART«umiTi '

39、;J卜-5、根據自己綁定的管腳，在實驗箱上對ADC080?顯示七段碼和FPGA間進行正確連線？6、對選定的通道輸入一個模擬量，給目標板下載代碼，調節(jié)電位器改變輸入的模擬量，觀看實驗結果？六？實驗連線如果是調用的本書提供的 VHDL弋碼，則實驗連線如下：Clk:時鐘輸入信號，500KHz至800KHz之間均可？EOC輸出信號,接ADC0809勺EOC言號？Din:數據輸入,接ADC0809勺數據總線D0-D7;Start:輸出信號，接ADC0809勺START言號?Ale:地址鎖存,接ADC0809勺ALE信號？OE:輸出允許,接 ADC0809勺 OUTPUT ENABLE#?Sa ?Sb?S

40、c:七段顯示選通信號,接七段碼顯示SELC?SEL1和SEL2?A?B?C?D?E?F?G:分別連接至七段碼顯示的 a?b?c?d?e?f ?g?ADC080啲地址選擇信號A?B和C分別到三個撥擋開關？ 通過A?B?C選取輸入通道CH0CH其中的相應通道輸入一個可變模擬量?七?實驗結果八?思考題1?對于外部模擬信號 Vtest 范圍超出 05V 勺情況下 ,應如何修改設計和顯示模塊?2?為什么引入 CLK 信號?用與不用 CLK 信號對顯示可能產生什么影響 ?附 vhdl 代碼:library ieee;use ieee.std_logic_1164.all;use ieee.std_logi

41、c_arith.all;use ieee.std_logic_unsigned.all;entity adc isport( clk,eoc : in std_logic; -Clock Signal din : in std_logic_vector(7 downto 0); -data bus clock,start : out std_logic;-clock of adc0809ale: out std_logic;-ale signal of adc0809oe: buffer std_logic;-out enable signala,b,c,d,e,f,g : out std_l

42、ogic;-7 segment driversa,sb,sc : out std_logic);-Display Selectend adc;architecture behave of adc issignal dcount : std_logic_vector(2 downto 0); signal adh,adl : std_logic_vector(6 downto 0); signal display : std_logic_vector(6 downto 0); signal adcount : std_logic_vector(19 downto 0); signal din_h

43、,din_l : std_logic_vector(3 downto 0); signal disp_flag : std_logic;beginprocess(clk)beginclock<=clk;end process;process(clk) -accumulate adcountbeginif(clk'event and clk='1') then adcount<=adcount+1;end if;end process;process(clk) -start ad0809 convertbeginif(clk'event and clk

44、='1') thenif(adcount=0) thenale<='1'start<='0'elsif(adcount=1) then ale<='1'start<='1'elsif(adcount=2) then ale<='0'start<='1'elseale<='0'start<='0'end if;end if;end process;process(clk) -out enable signalbeginif(clk'event and clk='1') then if(adcount=1000000 and eoc='1') then oe<='1'elseoe<='0'end if;end if;end process;process(clk) -rd the adc databeginif(clk'event and clk='1') thenif(oe='1') thendin_h<=din(7 downto 4);din_l