1、信息與控制工程學(xué)院硬件課程設(shè)計說明書基于CPLD的數(shù)字頻率計設(shè)計學(xué)生學(xué)號： 學(xué)生姓名 專業(yè)班級： 指導(dǎo)教師： 職 稱： 副教授 起止日期： 2012.3.262012.4.13 吉林化工學(xué)院Jilin Institute of Chemical Technology課程設(shè)計任務(wù)書一、設(shè)計題目：基于CPLD的數(shù)字頻率計設(shè)計二、設(shè)計目的1. 掌握可編程邏輯器件的基本原理及利用EDA開發(fā)工具Max+plusII進行可編程邏輯器件設(shè)計的方法；2. 掌握用CPLD進行計數(shù)器，譯碼器及LED動態(tài)掃描顯示驅(qū)動電路設(shè)計的方法；3. 熟練掌握可編程邏輯器件的原理圖層次化設(shè)計方法；4. 掌握利用Max+plusI

2、I進行軟件防真及對可編程邏輯器件進行硬件下載方法；三、設(shè)計任務(wù)及要求設(shè)計并實現(xiàn)6位數(shù)字頻率計，實現(xiàn)對輸入信號的頻率測量，測量帶寬1HZ-1MHZ。下載芯片：Altera的MAX70000S系列頻率計具有以下基本功能：1. 通過VHDL語言編程，實現(xiàn)計數(shù)器，譯碼器等功能；2. 通過VHDL語言編程，實現(xiàn)LED的掃描驅(qū)動顯示；3. 設(shè)計并搭接數(shù)字頻率計電路，通過仿真檢測電路的正確性；4. 實現(xiàn)小數(shù)點的顯示（發(fā)揮）；四、設(shè)計時間及進度安排設(shè)計時間共三周（2012.3.262012.4.13）,具體安排如下表：周安排設(shè) 計 內(nèi) 容設(shè)計時間第一周學(xué)習(xí)可編程邏輯器件開發(fā)工具Max+plusII的使用，計數(shù)

3、器，譯碼器，動態(tài)掃描顯示驅(qū)動電路設(shè)計，軟件防真，頻率計數(shù)顯示的實現(xiàn)。3月26日-4月1日第二周學(xué)習(xí)可編程邏輯器件的原理圖層次化設(shè)計方法，硬件下載實現(xiàn)數(shù)字頻率計功能4月2日-4月8日第三周可實現(xiàn)創(chuàng)新新的功能，完成并提交硬件設(shè)計作品及硬件課程設(shè)計說明書，課程設(shè)計答辯。 4月9日-4月13日五、指導(dǎo)教師評語及學(xué)生成績指導(dǎo)教師評語:年 月 日成績指導(dǎo)教師(簽字):目 錄課程設(shè)計任務(wù)書I第1章 緒論11.1課程設(shè)計目的11.2總體結(jié)構(gòu)框圖11.3可編程邏輯器件CPLD的簡介21.3.1 CPLD的特點21.3.2各類型 CPLD的 芯片介紹21.4 CPLD的開發(fā)應(yīng)用3第2章 主要電路設(shè)計42.1 EP

4、M7128SLC84-15電路設(shè)計42.1.1 EPM7128SLC84-15芯片結(jié)構(gòu)42.1.2 EPM7128SLC84-15芯片的外圍電路52.2顯示電路的設(shè)計52.2.1 LED數(shù)碼管簡介52.2.2 數(shù)碼管的選用方案62.2.3 七段數(shù)碼管的驅(qū)動62.2.4 動態(tài)掃描顯示原理7第3章 電源及其外圍電路的設(shè)計83.1直流電源設(shè)計83.1.1 直流電源工作原理83.1.2直流電源電路設(shè)計83.2 CD4060分頻器/振蕩器93.2.1 CD4060基本特征93.2.2 CD4060管腳功能93.2.3 CD4060分頻原理103.3下載電路的設(shè)計10第4章 計數(shù)器及鎖存器的設(shè)計124.1

5、計數(shù)器單元電路設(shè)計124.1.1 計數(shù)器設(shè)計124.1.2 計數(shù)器程序運行結(jié)果124.2數(shù)據(jù)鎖存器電路設(shè)計14第五章顯示系統(tǒng)的設(shè)計165.1顯示電路模塊的原理165.2數(shù)據(jù)選擇器單元電路設(shè)計165.3譯碼器單元電路設(shè)計175.3.1譯碼器設(shè)計方案175.3.2譯碼器程序及仿真波形18結(jié)論20參考文獻21附錄22第1章 緒論1.1課程設(shè)計目的課程設(shè)計是大學(xué)生將理論聯(lián)系實踐的重要紐帶，是對學(xué)生進行的一次綜合性專業(yè)設(shè)計的訓(xùn)練。通過課程設(shè)計以利于學(xué)生獲得以下幾方面能力。1鞏固學(xué)生相關(guān)專業(yè)課理論知識，培養(yǎng)學(xué)生設(shè)計、繪圖、計算機應(yīng)用、文獻查閱、報告撰寫等基本技能；2著力培養(yǎng)學(xué)生的、創(chuàng)新意識、嚴肅認真的治學(xué)

6、態(tài)度和嚴謹求實的工作作風(fēng)；3. 努力提高學(xué)生實踐動手能力及獨立分析和解決工程實際問題的能力；表1-1使用的器件名稱型號數(shù)量可編程邏輯器件EPM71288LC84-151插座PLCC-841數(shù)碼管共陽4實驗板2001501無源晶振6MHZ1電容2200uF1電容100uF1電容2整流橋1三極管90124管座DIP40、 DIP20各1個電阻1k161.2總體結(jié)構(gòu)框圖 鎖存器 十進制計數(shù)器CLK顯示系統(tǒng)7.0門控圖1-1 結(jié)構(gòu)框圖本設(shè)計主要以數(shù)字器件為核心，主要分為時基電路、計數(shù)電路、鎖存電路、譯碼顯示電路這四部分。上圖結(jié)構(gòu)框圖是整個實驗的設(shè)計思路，本實驗是將6MHZ的頻率進行分頻，而分頻的結(jié)果數(shù)

7、碼管顯示出來。本實驗中的EPM7128SLC84-15內(nèi)無晶振既無時鐘源，則以CD4060時鐘源取得不同量程所需要的時間基準信號，實現(xiàn)量程控制。十進制計數(shù)器對輸入的時鐘脈沖當(dāng)其高電平時，計數(shù)器計數(shù)，低電平時，計數(shù)器處于保持狀態(tài)，數(shù)據(jù)送入鎖存器進行鎖存顯示。然后對計數(shù)器清零，準備下一次計數(shù)。鎖存器用來儲存有效計數(shù)值，以穩(wěn)定輸出，由四路數(shù)據(jù)選擇 從多路輸入數(shù)據(jù)（ BCD 碼）中選擇其中 1 路送到輸出端， 由譯碼顯示器驅(qū)動 LED 顯示十進制數(shù)。1.3可編程邏輯器件CPLD的簡介 最早的可編程邏輯器件-PLD誕生于20世紀70年代。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計比純硬件的數(shù)字電路具有

8、很強的靈活性，但其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路為彌補PLD只能設(shè)計小規(guī)模電路這一缺陷。于是20世紀80年代中期，推出了復(fù)雜可編程邏輯器件-CPLD。目前應(yīng)用已深入網(wǎng)絡(luò)、儀器儀表、汽車電子、數(shù)控機床、航天測控設(shè)備等方面。1.3.1 CPLD的特點 CPLD具有編程靈活、集成度高、設(shè)計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設(shè)計制造成本低、對設(shè)計者的硬件經(jīng)驗要求低、標準產(chǎn)品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設(shè)計，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成的電路的場合均可應(yīng)用CPLD器件。1.3.2

9、各類型 CPLD的 芯片介紹 1ALTERA公司的FLEX10K10系列采用0.5m CMOS SRAM或0.25m CMOS SRAM(10K10E系列)集成電路制造工藝制造。具有700031000個可用門、6144位RAM、720個觸發(fā)器和150最大I/O數(shù)。該系列芯片采用3.3V 或5V的電源電壓，由ALTERA MAX+PLUS軟件提供開發(fā)支持。該系列芯片有84到562個引腳的各種封裝。由ALTERA MAX+PLUS軟件提供開發(fā)支持。2ALTERA公司MAX系列包括MAX3000/5000/7000/9000等品種，集成度在幾百門至數(shù)萬門之間，采用EPROM和EEPROM工藝，所有M

10、AX7000/9000系列器件都支持ISP和JTAG邊界掃描測試功能。MAX7000宏單元數(shù)可達256個（12000門），價格便宜，使用方便。E、S系列工作電壓為5V，A、AE系列工作電壓為3.3V電壓，B系列為2.5V電壓。MAX9000系列是MAX7000的有效宏單元和FLEX8000的高性能、可預(yù)測快速通道互連相結(jié)合的產(chǎn)物，具有6000-12000個可用門（12000-24000個有效門）。3Xilinx公司的CPLD器件系列主要有XC7200系列、XC7300系列、XC9500系列。1.4 CPLD的開發(fā)應(yīng)用在CPLD的開發(fā)應(yīng)用中選型，必須從以下幾個方面來考慮：1應(yīng)用需要的邏輯規(guī)模 應(yīng)

11、用需要的邏輯規(guī)模，首先可以用于選擇CPLD器件還是FPGA器件。CPLD器件的規(guī)模在10萬門級以下，而FPGA器件的規(guī)模已達1000萬門級，兩者差異巨大。10萬門級以上，不用考慮，只有選擇FPGA器件；在萬門以下，CPLD器件是首選，因為它不需配置器件，應(yīng)用方便，成本低，結(jié)構(gòu)簡單，可靠性高；在上萬門級，CPLD器件和FPGA器件邏輯規(guī)模都可用的情況下，需要考慮其他因數(shù)，在CPLD器件和FPGA器件之間作出權(quán)衡，如速度、加密、芯片利用率、價格等。2可靠性的高低可靠性是產(chǎn)品最關(guān)鍵的特性之一，結(jié)構(gòu)簡單，質(zhì)量水平高，可靠性就高。CPLD器件構(gòu)造的系統(tǒng)，不用配置器件，具有較高的可靠性；質(zhì)量等級高的產(chǎn)品，

12、具有較高的可靠性；環(huán)境等級高的型號產(chǎn)品，如軍用（M級）產(chǎn)品具有較高的可靠性。3功耗的比較功耗通常由電壓也可反應(yīng)出來，功耗越低，電壓也越低，一般來說，要選用低功耗、低電壓的產(chǎn)品。4對于應(yīng)用的速度要求速度是PLD的一個很重要的性能指標，各機種都有一個典型的速度指標，每個型號都有一個最高工作速度，在選用前，都必須了解清楚。設(shè)計要求的速度要低于其最高工作速度，尤其是Xilinx公司的FPGA器件，由于其采用統(tǒng)計型互連結(jié)構(gòu)，時延不確定性，設(shè)計要求的速度要低于其最高工作速度的三分之二。5價格的比較要盡量選用價格低廉，易于購得的產(chǎn)品。第2章 主要電路設(shè)計2.1 EPM7128SLC84-15電路設(shè)計2.1.

13、1 EPM7128SLC84-15芯片結(jié)構(gòu) 圖2-1 EPM7128SLC84-15型芯片 EPM7128SLC84是Altera公司開發(fā)的CPLD器件，屬于MAX 7000S系列通用型可編程器件的一種。能有效地提高了芯片資源的利用效率，芯片內(nèi)部EEPROM存儲編程數(shù)據(jù)，不需要使用外部配置器件，斷電后數(shù)據(jù)也不會丟失。具有高阻抗、電可擦等特點?？捎瞄T單元為2500個，管腳間最大延遲為6 ns，工作電壓為+5V,輸入/輸出線數(shù)為84,宏單元數(shù)為128，有兩個全局時鐘、一個全局使能和一個全局清零輸入，封裝類型為剝式TQFP,工作溫度范圍為0C 到 +85C。 本設(shè)計目的是用CPLD進行計數(shù)器，譯碼器

14、及LED動態(tài)掃描顯示驅(qū)動。芯片EPM7128S帶有獨立清零、預(yù)置、時鐘和時鐘使能控制的可編程宏單元觸發(fā)器，以芯片4060輸出的頻率作為基頻對輸入信號進行計數(shù)。2.1.2 EPM7128SLC84-15芯片的外圍電路圖2-2 EPM7128SLC84-15芯片外圍電路將EPM7128SLC84-15芯片的所有VCC引腳全部接到+5V電源上，將GND引腳全部接到地上，在連接下載接口電路，就能構(gòu)成該芯片的最小系統(tǒng)電路。TDI：輸入信號，邊界掃描的輸入數(shù)據(jù)。TDO：輸出信號，邊界掃描的輸出數(shù)據(jù)。TCK：輸入信號，同步時鐘，上升沿鎖存TMS和TDI，下降沿更新TDO。TDI：輸入信號，邊界掃描的輸入數(shù)據(jù)

15、。2.2顯示電路的設(shè)計2.2.1 LED數(shù)碼管簡介 圖2-3 數(shù)碼管引腳定義圖 圖2-4數(shù)碼管實物圖如上圖LED數(shù)碼管（LED Segment Displays）是由多個發(fā)光二極管封裝在一起組成“8”字型的器件，引線已在內(nèi)部連接完成，按發(fā)光二極管單元連接方式分為共陽極數(shù)碼管和共陰極數(shù)碼管。圖2-5 LED數(shù)碼顯示器內(nèi)部電路其中共陽數(shù)碼管是指將所有發(fā)光二極管的陽極接到一起形成公共陽極(COM)的數(shù)碼管。共陽數(shù)碼管在應(yīng)用時應(yīng)將公共極COM接到+5V，當(dāng)某一字段發(fā)光二極管的陰極為低電平時，相應(yīng)字段就點亮。當(dāng)某一字段的陰極為高電平時，相應(yīng)字段就不。共陰數(shù)碼管是指將所有發(fā)光二極管的陰極接到一起形成公共陰

16、極(COM)的數(shù)碼管。共陰數(shù)碼管在應(yīng)用時應(yīng)將公共極COM接到地線GND上，當(dāng)某一字段發(fā)光二極管的陽極為高電平時，相應(yīng)字段就點亮。當(dāng)某一字段的陽極為低電平時，相應(yīng)字段就不亮。2.2.2 數(shù)碼管的選用方案共陽數(shù)碼管共陽端直接接電源，不用接上拉電阻，而共陰的則要，如此一來共陽數(shù)碼管亮度較高。再者用芯片控制時，給芯片上電和復(fù)位后所有的I/O口都是高電位，如此一來只要一上電，電流經(jīng)過數(shù)碼管的位流向共陰至地，數(shù)碼管就會亮，所以又每次編程序時都得把位控制端賦予低電平，太過麻煩，共陽端接電源，而位控制口又是高電位，則數(shù)碼管不會亮，省去了每次編程賦值的麻煩，故在設(shè)計時采用共陽極數(shù)碼顯示管。由于二極管的管壓降為2

17、V，允許流經(jīng)的電流范圍為1mA5mA,對于共陽極數(shù)碼管陽極為+5V，故電阻范圍為0.6K3K，此設(shè)計選用了1K的電阻是電流達到中間值。2.2.3 七段數(shù)碼管的驅(qū)動數(shù)碼管需要的工作電流大，通常芯片的驅(qū)動電流較小，所以數(shù)碼管會很暗，故應(yīng)對其驅(qū)動。假設(shè)數(shù)碼管各段均亮，每段工作電流為10mA，則公共端瞬時電流即為80mA，驅(qū)動器件不能滿足要求，因為三極管的飽和電流比較大則可用三極管替代驅(qū)動器件。一般的做法，就是利用芯片的輸出作為三級管基極驅(qū)動，然后讓三極管的發(fā)射極做輸出的驅(qū)動，輸出更高的電壓和大的電流驅(qū)動數(shù)碼管顯示。圖2-6 四位數(shù)碼管與三極管的連接電路2.2.4 動態(tài)掃描顯示原理由于本此設(shè)計用到四個

18、數(shù)碼管，為了簡化硬件線路則應(yīng)用了動態(tài)掃描的方式將所有位的段碼線相應(yīng)的連在了一起，有一個8位I/O口控制，形成段碼線的多路復(fù)用，而各位的共陽極分別有相應(yīng)的I/O口控制，形成各位的分時選通。在某一時刻，只讓某一位的位選線處于選通狀態(tài)，而其他的各位的位選線處于關(guān)閉狀態(tài)，同時段碼線上輸出相應(yīng)位要顯示的字符的段碼。雖然這些字符是在不同時刻出現(xiàn)的，而在同一時刻，只有一位顯示，其他各位熄滅，但由于LED顯示器的余輝和人眼的視覺暫留作用，只要每位顯示間隔足夠短，則造成多位同時亮的假象，達到同時顯示的效果。LED不同位顯示的時間間隔應(yīng)根據(jù)情況而定。發(fā)光二極管從導(dǎo)通到發(fā)光有一定的延時，導(dǎo)通的時間太短，則發(fā)光太弱，

19、人眼無法看清；但也不能太長，因為要受限于臨界閃爍頻率，而且此時間越長，占CPU時間也越多。另外顯示位數(shù)越多，也將占用大量的CPU時間，因此動態(tài)顯示的實質(zhì)是以犧牲CPU時間來換取器件的減少。第3章 電源及其外圍電路的設(shè)計3.1直流電源設(shè)計3.1.1 直流電源工作原理直流穩(wěn)壓電源是一種將 220V 交流電轉(zhuǎn)換成穩(wěn)壓輸出的直流電壓的裝置，它需要經(jīng)過變 壓、整流、濾波、穩(wěn)壓四個環(huán)節(jié)才能完成。 四個環(huán)節(jié)的工作原理如下：1. 電源變壓器：是降壓變壓器，它將電網(wǎng) 220V 交流電壓變換成 U 交流電壓，并送給整流電路，變壓器的變比由變壓器的副邊電壓確定（U1/U2=N1/N2），本次設(shè)計所用的副邊輸出電壓為

20、9V。2. 整流電路：整流電路是利用具有單向?qū)щ娦阅艿恼髟瑢⒄摻惶娴恼医涣麟妷?U 整流成為單方向的脈動直流電壓。但是，這種單向脈動電壓的脈動成分，距離理想的直流電壓還差得很遠。常用的整流電路有單相橋式整流電路、單相半波、單相全波。，本次設(shè)計所用為單相橋式整流電路。3. 濾波電路：濾波電路濾把整流電路輸出的脈動的直流電壓中較大的紋波成分去除，從而輸出比較平滑的直流電壓5V。但是，當(dāng)電網(wǎng)電壓或負載電流發(fā)生變化時，濾波電路輸出 的直流電壓的幅值也將隨之而變化。常用的濾波電路有電容濾波電路、電感濾波電路、復(fù)式 濾波電路（LC 濾波電路、LC型濾波電路、RC型濾波電路），本次設(shè)計所用為電容濾

21、波電路。4. 穩(wěn)壓電路：穩(wěn)壓電路的作用是采取某些措施，使濾波電路輸出的比較平滑的電壓轉(zhuǎn)換成不隨交流電網(wǎng)電壓和負載的變化而變化的穩(wěn)定電壓9V。電路內(nèi)安有保護器件（限流型保護電路、截流型保護電路），本次設(shè)計所用為截流型保護電路。3.1.2直流電源電路設(shè)計圖3-1 直流電源的設(shè)計電路圖本次實習(xí)采用如上設(shè)計，如圖3-1所示，電路中采用四個二極管，互相接成橋式結(jié)構(gòu)。利用二極管的電流導(dǎo)向作用，在交流輸入電壓的正半周內(nèi)，二極管D1、D3導(dǎo)通，D2、D4截止，在負載上得到上正下負的輸出電壓；在負半周內(nèi)，正好相反，D1、D3截止，D2、D4導(dǎo)通，流過負載的電流方向與正半周一致。因此，利用變壓器的一個副邊繞組和四

22、個二極管，使得在交流電源的正、負半周內(nèi)，整流電路的負載上都有方向不變的脈動直流電壓和電流。其中，C1、C2分別為輸入端和輸出端濾波電容，圖中的7805是穩(wěn)壓芯片，它的使用方便，用簡單的電路既可以輸入一個直流穩(wěn)壓電源。3.2 CD4060分頻器/振蕩器3.2.1 CD4060基本特征圖3-2 CD4060內(nèi)部方框圖 CD4060由一振蕩器和14級二進制串行計數(shù)器位組成，振蕩器的結(jié)構(gòu)可以是RC或晶振電路，CR為高電平時，計數(shù)器清零且振蕩器使用無效。所有的計數(shù)器位均為主從觸發(fā)器。在CP1(和CP0)的下降沿計數(shù)器以二進制進行計數(shù)。在時鐘脈沖線上使用斯密特觸發(fā)器對時鐘上升和下降時間無限制。電源電壓范圍

23、:3V15V; 輸入電壓范圍:0VVDD 工作溫度范圍 M類:55125 極限值：電源電:0.5V18V； 輸入電壓:0.5VVDD+0.5V 輸入電流:10mA； 儲存溫度:651503.2.2 CD4060管腳功能1: 12分頻輸出； 2：13分頻輸出； 3: 14分頻輸出； 4： 6分頻輸出；5： 5分頻輸出； 6： 7分頻輸出； 7： 4分頻輸出； 8： VSS地；9： 信號正向輸出 ； 10：信號反向輸出；11：信號輸入； 12: 復(fù)位信號輸入； 13： 9分頻輸出； 14:8分頻輸出；15: 10分頻輸出； 16：VDD電源;圖3-3 CD4060引腳功能圖3.2.3 CD4060

24、分頻原理CD4060 是14位二進制計數(shù)器/振蕩器電路，通過外部簡單的RC振蕩器，輸出方波時間可選，有2的4次方，5次方，6次方，7次方，8次方，9次方，10次方，12次方，13次方，14次方。 CD4060提供了16 引線多層陶瓷雙列直插（D）、熔封陶瓷雙列直插（J）、塑料雙列直插（P）和陶瓷片狀載體（C）4 種封裝形式。 圖3-4 CD4060電路原理圖本實驗中采用CD4060來構(gòu)成分頻電路.CD4060在數(shù)字集成電路中可實現(xiàn)的分頻次數(shù)最高,而且CD4060還包含振蕩電路所需的非門,使用更為方便。CD4060計數(shù)為14級2進制計數(shù)器,可以將32768HZ的信號分頻為2HZ,CD4060的時

25、鐘輸入端兩個串接的非門,因此可以直接實現(xiàn)振蕩和分頻的功能.3.3下載電路的設(shè)計ByteBlaster有兩種配置模式：即被動串行模式（PS）和邊界掃描模式（JTAG）。ByteBlaster的10針插頭是與PCB板上的10針插座連接的，表 3-4-1列出了ByteBlaster在兩種模式下的各引腳名稱。表3-1 ByteBlaster引 腳JTAG模式PS模式信號名描述信號名描述1GND信號地GND信號地2TCK時鐘DCLK時鐘3Vcc電源Vcc電源4TDO器件輸出數(shù)據(jù)CONFIG-DONE配置控制5NCNC6TMSJTAG狀態(tài)機控制nCONFIG配置控制7NCNC8NCNC9GND信號地GND

26、信號地10TDI發(fā)送到器件的數(shù)據(jù)DATA0配置的數(shù)據(jù) 圖3-5下載線實物下載電路整體設(shè)計如圖2-4，其中1K上拉電阻的作用是增加程序下載時的驅(qū)動電流。圖3-6 下載接口電路下載接口電路中，插座1、9引腳連接地，插座3接+5V電源，插座5、7、8引腳懸空，插座4引腳連接到芯片的71引腳（#TDO），插座10引腳連接到芯片的14引腳（#TDI），插座6引腳連接到芯片的23引腳（#TMS），插座2引腳連接到芯片的62引腳（#TCK）。其中，在連接插座2引腳時，需要加上1K的上拉電阻，其目的是為了增加下載電路的驅(qū)動電流，使得程序更加容易的下載到芯片內(nèi)。第4章 計數(shù)器及鎖存器的設(shè)計4.1計數(shù)器單元電路設(shè)

27、計計數(shù)器在各個擋被反復(fù)應(yīng)用的，如果在各個擋分別設(shè)計計數(shù)器，就造成資源的浪費，而且在測周期和測頻率的時候，計數(shù)器的時候信號和輸入信號要進行調(diào)換，但是計數(shù)功能是一樣的，所以將計數(shù)器設(shè)計成單獨的模塊。計數(shù)器的輸入信號和時鐘信號要通過一個進程來提供。在測頻率時，進程向計數(shù)器提供的時鐘信號是輸入頻率計的測量信號，計數(shù)器的輸入信號是頻率計提供的時基；在測周期時，進程向計數(shù)器提供的時鐘信號是頻率計提供的時基，計數(shù)器的輸入信號是輸入頻率計的測量信號。4.1.1 計數(shù)器設(shè)計計數(shù)器分同步計數(shù)器和異步計數(shù)器兩種，所謂同步計數(shù)器就是時鐘脈沖的控制下，構(gòu)成各觸發(fā)器狀態(tài)同時發(fā)生變化。表4-1 十進制真值表輸 入 端輸 出

28、 端clrenclkqdqcqbQa1xx000000x不變不變不變不變01計數(shù)值加14.1.2 計數(shù)器程序運行結(jié)果圖4-1 十進制計數(shù)器結(jié)構(gòu)元圖1 計數(shù)器源程序設(shè)計：LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY jishuqi ISPORT(clk,clr,en: INSTD_LOGIC;qa,qb,qc,qd : OUT STD_LOGIC);END jishuqi;ARCHITECTURE count_a OF jishuqi ISSIGNALcount_4: std_log

29、ic_vector(3 downto 0);BEGIN qa=count_4(0);qb=count_4(1); qc=count_4(2);qd=count_4(3);PROCESS (clk,clr)BEGINIF (clr=1) thencount_4=0000;ELSIF (clkEVENT AND clk = 1) THENIF en= 1 THENif(count_4=1001) thencount_4=0000;else count_4 = count_4 +1;end if;end if; end if; end process;END count_a;2 計數(shù)器仿真波形圖如圖

30、4-1所示圖4-2十進制計數(shù)器仿真波形圖clk是時鐘信號，clr是清零端，en使能端，i輸出信號如圖示qd、qc、qb、qa的狀態(tài)從0000-0001-0010-0011-0100-0101-0110-0111-1000-1001-0000可看出此是十進制計數(shù)器，對CD4060芯片輸出頻率進行計數(shù)。4.2數(shù)據(jù)鎖存器電路設(shè)計鎖存器廣泛用于計算機與數(shù)字系統(tǒng)的輸入緩沖電路，其作用是將輸入信號暫時寄存，等待處理，這一方面因為計算機或數(shù)字系統(tǒng)的操作都是有序進行的，通常不可能信號一到即刻處理，另一方面，也可防止輸入信號的各個位到達時間不一致造成競爭與險象。計數(shù)器對CD4060分出的頻率進行計數(shù)，送到鎖存器

31、進行鎖存，以便計數(shù)器再對外來脈沖進行計數(shù)。鎖存器是一種對脈沖電平敏感的存儲單元電路，輸出端的狀態(tài)不會隨輸入端的狀態(tài)變化而變化，只有在有鎖存信號時輸入的狀態(tài)被保存到輸出，直到下一個鎖存信號到來時才改變。通常只有0和1兩個值。 圖4-3鎖存器的電路原理圖圖4-4 鎖存器的圖元模塊在LED和數(shù)碼管顯示方面，要維持一個數(shù)據(jù)的顯示，往往要持續(xù)的快速的刷新。尤其是在四段八位數(shù)碼管等這些要選通的顯示設(shè)備上。在人類能夠接受的刷新頻率之內(nèi)，大概每三十毫秒就要刷新一次。這就大大占用了處理器的處理時間，消耗了處理器的處理能力，還浪費了處理器的功耗。 鎖存器的使用可以大大的緩解處理器在這方面的壓力。當(dāng)處理器把數(shù)據(jù)傳輸

32、到鎖存器并將其鎖存后，鎖存器的輸出引腳便會一直保持數(shù)據(jù)狀態(tài)直到下一次鎖存新的數(shù)據(jù)為止。這樣在數(shù)碼管的顯示內(nèi)容不變之前，處理器的處理時間和IO引腳便可以釋放?？梢钥闯觯幚砥魈幚淼臅r間僅限于顯示內(nèi)容發(fā)生變化的時候，這在整個顯示時間上只是非常少的一個部分。而處理器在處理完后可以有更多的時間來執(zhí)行其他的任務(wù)。這就是鎖存器在LED和數(shù)碼管顯示方面的作用:節(jié)省了寶貴的MCU時間。鎖存器的源程序library ieee; use ieee.std_logic_1164.all; entity lock is port (l: in std_logic; a4,a3,a2,a1,a0:in std_logi

33、c_vector(3 downto 0); q4,q3,q2,q1,q0:out std_logic_vector(3 downto 0); end lock; architecture lock_arc of lock is begin process(l) variable t4,t3,t2,t1,t0:std_logic_vector(3 downto 0); begin if levent and l=0 then t4:=a4; t3:=a3; t2:=a2; t1:=a1; t0:=a0; end if; q4=t4; q3=t3; q2=t2; q1=t1; q0=t0; end

34、 process; 第五章顯示系統(tǒng)的設(shè)計5.1顯示電路模塊的原理顯示子程序?qū)⒋娣旁阪i存器的數(shù)值送往數(shù)碼管上顯示出來， 用四路數(shù)據(jù)選擇 從多路輸入數(shù)據(jù)（ BCD 碼）中選擇其中 1 路送到輸出端， 由譯碼顯示器驅(qū)動 LED 顯示十進制數(shù)。四路數(shù)據(jù)由四個 LED 分別顯示，由顯示控制譯碼器負責(zé) 選通，數(shù)據(jù)選擇器和顯示控制譯碼器由數(shù)據(jù)選通信號 實現(xiàn)同步傳輸和顯示。利用數(shù)據(jù)選擇器的分時傳輸功能，可分別傳送四組 8421BCD 碼，并進行譯碼顯示。一般一個數(shù)碼管需要一個七段譯碼顯示器，利用數(shù)據(jù)選擇器和顯示控制譯碼器組成動態(tài)顯示，則若干個數(shù)碼管可共用一片七段譯碼顯示器。圖5-1顯示模塊電路 5.2數(shù)據(jù)選擇

35、器單元電路設(shè)計數(shù)據(jù)選擇器能夠從來自不同地址的多路數(shù)字信息中任意選出所需要的一路信息作為輸出的組合電路。數(shù)據(jù)選擇器有多個輸入，一個輸出。其功能類似于單刀多擲開關(guān)，故又稱為 多路開關(guān)（ MUX ）。在控制端的作用下可從多路并行數(shù)據(jù)中選擇一路送輸出端。數(shù)據(jù)選擇器的主要用途是實現(xiàn)多路信號的分時傳送、實現(xiàn)組合邏輯函數(shù)、進行數(shù)據(jù)的串并轉(zhuǎn)換等。數(shù)碼管工作原理是動態(tài)掃描，即某一時刻只有1位LED被選通顯示，其余的位則是熄滅的，由于時間太短人們的眼睛無法看清，實際看到的顯示結(jié)果，則是4位穩(wěn)定的同時顯示的字符，故應(yīng)用數(shù)據(jù)選擇器進行數(shù)碼管片選，將相應(yīng)的數(shù)據(jù)送出，通過數(shù)碼管顯示。數(shù)據(jù)選擇器的程序library iee

36、e;use ieee.std_logic_1164.all;entity mux4 is port( d0,d1,d2,d3:in std_logic_vector(3 downto 0);sel:in std_logic_vector(1 downto 0);y:out std_logic_vector(1 downto 0);end;architecture halarch of mux4 isbeginwith sel selecty=d0 when 00,d1 when 01, d2 when 10, d3 when others;end;5.3譯碼器單元電路設(shè)計譯碼器是一個多輸入、多

37、輸出的組合邏輯電路。它的作用是把給定的代碼進行翻譯，變成相應(yīng)的狀態(tài)，輸出通道中相應(yīng)的一路有信號輸出。在數(shù)字系統(tǒng)中，常常需要將運算結(jié)果用人們習(xí)慣的十進制顯示出來，這就要用到顯示譯碼器。顯示譯碼器主要用來驅(qū)動各種顯示器件，如LED、LCD等，從而將二進制代碼表示的數(shù)字、文字、符號“翻譯”成人們習(xí)慣的形式，直觀地顯示出來。5.3.1譯碼器設(shè)計方案本設(shè)計分頻結(jié)果有4位顯示器顯示譯碼器主要完成十進制數(shù)到7段顯示碼的譯碼，譯碼可以有多種實現(xiàn)方式，實驗中使用VHDL語言編程實現(xiàn)，形成顯示譯碼模塊，供其他模塊調(diào)用。表5-1譯碼器真值表十進制數(shù)BCD碼g fedcba0000001111111000100001

38、102001010110113001110011114010011001105010111011016011011111017011100001118100011111119100111011115.3.2譯碼器程序及仿真波形1 譯碼器源程序設(shè)計：LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY yimaqi ISPORT(a,b,c,d: INSTD_LOGIC; y: OUT STD_LOGIC_vector(6 downto 0 ) );END yimaqi ;ARCHITECTURE ym OFyimaqi ISsignal indata: std_logic_vector (3 downto 0);BE