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微電子學(xué)院School
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Microelectronics微電子概論與新進(jìn)展集成電路設(shè)計(jì)基礎(chǔ)篇目錄123集成電路設(shè)計(jì)流程版圖設(shè)計(jì)方法及設(shè)計(jì)規(guī)則電子設(shè)計(jì)自動(dòng)化工具4專用集成電路設(shè)計(jì)及SoC設(shè)計(jì)v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景3集成電路設(shè)計(jì)特點(diǎn)一、集成電路設(shè)計(jì)流程集成電路設(shè)計(jì):根據(jù)電路要實(shí)現(xiàn)的功能,正確選擇電路結(jié)構(gòu)、工藝平臺(tái)、設(shè)計(jì)規(guī)則,保證采用的電路規(guī)模最小、芯片面積較小、設(shè)計(jì)周期最短、設(shè)計(jì)成本最低,從而設(shè)計(jì)出滿足要求的集成電路前仿真:EDA工具采用理想化的器件模型通過數(shù)值計(jì)算模擬電路功能,一般只能檢查電路設(shè)計(jì)的功能是否達(dá)到要求,對(duì)性能指標(biāo)也只能進(jìn)行初步評(píng)估,但是可以確定電路是否完全滿足設(shè)計(jì)要求后仿真:根據(jù)工藝廠商提供的設(shè)計(jì)規(guī)則和器件制備的掩膜版文件進(jìn)行集成電路制造的掩膜版設(shè)計(jì),設(shè)計(jì)者先根據(jù)集成電路結(jié)構(gòu)、設(shè)計(jì)規(guī)則和集成電路版圖設(shè)計(jì)方法進(jìn)行版圖設(shè)計(jì),然后對(duì)設(shè)計(jì)的版圖進(jìn)行后仿真,并將后仿真和前仿真結(jié)果進(jìn)行對(duì)比,當(dāng)后仿真結(jié)果與前仿真結(jié)果差距較大時(shí),設(shè)計(jì)者需要重新設(shè)計(jì)集成電路或版圖,直至后仿真結(jié)果達(dá)到設(shè)計(jì)要求功能設(shè)計(jì)電路結(jié)構(gòu)確定電路描述電路仿真(前仿真)版圖設(shè)計(jì)版圖仿真(后仿真)集成電路功能數(shù)字集成電路模擬集成電路數(shù)?;旌想娐方M合邏輯電路、時(shí)序邏輯電路、寄存器等模塊放大器、濾波器、比較器、反饋電路、基準(zhǔn)源電路等模塊模擬/數(shù)字轉(zhuǎn)換器電路ADC和數(shù)字/模擬轉(zhuǎn)換器電路DACv西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景4模擬集成電路設(shè)計(jì)流程一、集成電路設(shè)計(jì)流程模擬集成電路的設(shè)計(jì)一般要經(jīng)過電路圖輸入、電路仿真、版圖設(shè)計(jì)、版圖驗(yàn)證、寄生參數(shù)提取、版圖仿真和流片等環(huán)節(jié),具體步驟如下:根據(jù)需求定義電路功能和性能指標(biāo),設(shè)計(jì)者根據(jù)電路功能和性能指標(biāo)需求對(duì)電路進(jìn)行定義,包括模塊的劃分和選取采用EDA工具進(jìn)行電路圖輸入,包括PSpice、HSPICE、ALPS-GT軟件完成電路圖輸入后進(jìn)行電路仿真,根據(jù)電路仿真結(jié)果分析電路性能。EDA工具主要通過器件模型將規(guī)模龐大的電路圖轉(zhuǎn)化為等效的數(shù)值方程組,并通過求解數(shù)值方程組來獲得電路性能版圖設(shè)計(jì):真實(shí)集成電路物理情況的平面幾何形狀描述,芯片每一步加工的圖形由光刻版控制,而每層光刻版的圖形就是版圖,版圖也是設(shè)計(jì)者將最終的輸出交付給工藝廠商的制造圖紙版圖驗(yàn)證和寄生參數(shù)提取:在版圖設(shè)計(jì)過程中同時(shí)進(jìn)行的,主要驗(yàn)證設(shè)計(jì)者設(shè)計(jì)的版圖是否正確,同時(shí)還要檢查版圖中的電氣連接是否與電路圖中的設(shè)計(jì)一致流片:在版圖設(shè)計(jì)完成后,設(shè)計(jì)者將設(shè)計(jì)文件交給工藝廠商進(jìn)行芯片制造的過程v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景5數(shù)字電路設(shè)計(jì)流程一、集成電路設(shè)計(jì)流程數(shù)字集成電路的設(shè)計(jì)流程和模擬集成電路基本上相同,也需要經(jīng)過電路圖輸入、版圖設(shè)計(jì)、流片等環(huán)節(jié),習(xí)慣上將數(shù)字集成電路設(shè)計(jì)流程分為前端設(shè)計(jì)和后端設(shè)計(jì)前端設(shè)計(jì)仿真驗(yàn)證邏輯綜合靜態(tài)時(shí)序分析HDL編程形式驗(yàn)證硬件描述語言編程:由于數(shù)字集成電路規(guī)模龐大,通常采用現(xiàn)成的IP單元進(jìn)行電路描述,因此使用HDL編程使功能成為代碼的形式后進(jìn)行電路描述仿真驗(yàn)證:檢驗(yàn)編碼設(shè)計(jì)是否符合規(guī)則、電路仿真結(jié)果是否滿足設(shè)計(jì)要求,包括ModelSim、NC-Verilog軟件邏輯綜合:將HDL代碼映射到具體的工藝上加以實(shí)現(xiàn),并生成能夠符合設(shè)定目標(biāo)參數(shù)的門電路。邏輯綜合的仿真稱為門級(jí)仿真,邏輯綜合工具可以把HDL描述轉(zhuǎn)化為門級(jí)網(wǎng)表。門級(jí)網(wǎng)表使用門電路及門電路之間的連接來描述電路,它是產(chǎn)生版圖的自動(dòng)布局布線工具的輸入靜態(tài)時(shí)序分析:驗(yàn)證電路的建立時(shí)間和保持時(shí)間是否違例,靜態(tài)時(shí)序分析完成后會(huì)生成時(shí)序報(bào)告形式驗(yàn)證:對(duì)邏輯綜合后的門級(jí)網(wǎng)表進(jìn)行功能驗(yàn)證,將功能驗(yàn)證后的HDL設(shè)計(jì)和邏輯綜合后的門級(jí)網(wǎng)表進(jìn)行比對(duì),檢查門級(jí)網(wǎng)表在邏輯綜合過程中是否改變了HDL描述的電路功能,包括Formality軟件v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景6數(shù)字電路設(shè)計(jì)流程一、集成電路設(shè)計(jì)流程后端設(shè)計(jì)布局規(guī)劃時(shí)鐘樹綜合布線可測(cè)性設(shè)計(jì)寄生參數(shù)提取版圖驗(yàn)證流片可測(cè)性設(shè)計(jì)DFT:通過插入掃描鏈訪問和控制芯片內(nèi)部的觸發(fā)器,包括DFTCompiler軟件布局規(guī)劃:完成各個(gè)模塊的擺放,布局規(guī)劃的好壞直接影響電路的面積、功耗、延遲等。需要根據(jù)前端設(shè)計(jì)所給的數(shù)據(jù)流向,了解設(shè)計(jì)中各個(gè)模塊之間的交互、各個(gè)時(shí)鐘之間的關(guān)系等信息,規(guī)劃模塊的位置和模塊接口的位置,包括Astro軟件時(shí)鐘樹綜合:時(shí)鐘樹的布線,保證時(shí)鐘的一致性。時(shí)鐘信號(hào)是數(shù)字集成電路中最長(zhǎng)、最復(fù)雜的信號(hào),從一個(gè)時(shí)鐘源到達(dá)各個(gè)時(shí)序元器件的終端節(jié)點(diǎn)形成了一個(gè)樹狀結(jié)構(gòu)。包括PhysicalCompiler軟件布線:使各個(gè)單元互連,包括全局布線、總線布線、詳細(xì)布線、手動(dòng)優(yōu)化、添加防護(hù)、金屬填充、天線效應(yīng)修復(fù)、光刻修復(fù)等,通常是EDA工具自動(dòng)完成,包括Astro軟件寄生參數(shù)提?。禾崛〖纳鷧?shù)后并對(duì)其進(jìn)行驗(yàn)證,排除寄生參數(shù)對(duì)芯片功能的影響。包括Star-RCXT軟件版圖物理驗(yàn)證:檢查版圖是否符合設(shè)計(jì)規(guī)則、是否符合工藝要求;版圖中的電氣連接是否和門級(jí)電路一致;電氣規(guī)則是否符合要求,如短路和開路等電氣規(guī)則違例檢查。包括Hercules軟件目錄123集成電路設(shè)計(jì)流程版圖設(shè)計(jì)方法及設(shè)計(jì)規(guī)則電子設(shè)計(jì)自動(dòng)化工具4專用集成電路設(shè)計(jì)及SoC設(shè)計(jì)v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景8版圖設(shè)計(jì)方法二、版圖設(shè)計(jì)方法及設(shè)計(jì)規(guī)則版圖是集成電路設(shè)計(jì)和制造之間的橋梁,將電路圖或HDL綜合生成的門級(jí)電路映射成與工藝制造對(duì)應(yīng)的圖形,以便工藝廠商將圖形通過特定工藝映射到晶圓上從而完成芯片制造版圖中包含集成電路的器件類型、器件尺寸、器件之間的相對(duì)位置及各個(gè)器件之間的連接關(guān)系等相關(guān)物理信息版圖設(shè)計(jì)全自動(dòng)設(shè)計(jì)半自動(dòng)設(shè)計(jì)人工設(shè)計(jì)全自動(dòng)設(shè)計(jì)半自動(dòng)設(shè)計(jì)人工設(shè)計(jì)自動(dòng)化程度100%自動(dòng)化部分自動(dòng)化完全手動(dòng)速度分鐘級(jí)小時(shí)~天級(jí)天~周級(jí)設(shè)計(jì)質(zhì)量一般,需要后續(xù)優(yōu)化較高,結(jié)合工具效率與人工經(jīng)驗(yàn)最高,依賴設(shè)計(jì)師水平適用場(chǎng)景標(biāo)準(zhǔn)化單元混合信號(hào)電路等定制化模擬電路EDA工具SynopsysICCompilerCadenceVirtuoso手工繪制優(yōu)勢(shì)節(jié)省時(shí)間平衡效率與靈活性靈活性高全自動(dòng)設(shè)計(jì):完全由EDA工具自動(dòng)生成版圖,無需人工干涉半自動(dòng)設(shè)計(jì):EDA工具生成基礎(chǔ)結(jié)構(gòu),人工優(yōu)化關(guān)鍵部分人工設(shè)計(jì):設(shè)計(jì)師手動(dòng)完成所有版圖繪制和優(yōu)化v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景9CMOS工藝流程和版圖設(shè)計(jì)二、版圖設(shè)計(jì)方法及設(shè)計(jì)規(guī)則N阱版圖與工藝流程N(yùn)阱光刻:通過N阱掩膜版在Si/SiO2襯底上采用光刻、刻蝕工藝形成N阱窗口,在SiO2層的隔離下,通過離子注入N型雜質(zhì)形成器件的N阱區(qū)域有源區(qū)版圖與工藝流程有源區(qū)層制備:通常將MOS管的源區(qū)、漏區(qū)、溝道合稱為有源區(qū),有源區(qū)掩膜版主要用于制造硅局部氧化和薄氧。掩膜版的封閉圖形內(nèi)形成薄氧,封閉圖形外形成局部氧化多晶硅柵層版圖與工藝流程多晶硅柵層制備:作為MOS管的柵極,首先淀積多晶硅柵,然后利用掩膜版通過光刻形成多晶硅柵區(qū)域,最后刻蝕多余的多晶硅形成器件的柵極v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景10CMOS工藝流程和版圖設(shè)計(jì)二、版圖設(shè)計(jì)方法及設(shè)計(jì)規(guī)則P選擇層版圖與工藝流程P選擇層制備:通過離子注入實(shí)現(xiàn)器件的源漏區(qū)域,首先涂光刻膠,利用P選擇掩膜版通過光刻、刻蝕工藝形成離子注入?yún)^(qū)域,然后在該區(qū)域離子注入P+型雜質(zhì)N選擇層版圖與工藝流程N(yùn)選擇層制備:在N阱區(qū)域中重?fù)诫sN+雜質(zhì),從而在N阱區(qū)域形成良好的歐姆接觸,其制備過程與P選擇層相同多晶硅柵層版圖與工藝流程接觸孔層制備:使所有有源區(qū)和多晶硅柵區(qū)形成金屬接觸。首先淀積一層SiO2,然后利用接觸孔掩膜版采用光刻、刻蝕工藝形成接觸孔區(qū)域v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景11CMOS工藝流程和版圖設(shè)計(jì)二、版圖設(shè)計(jì)方法及設(shè)計(jì)規(guī)則金屬層制備:在接觸孔處淀積金屬形成器件的電極。首先淀積一層金屬,然后利用金屬層掩膜版采用光刻、刻蝕等工藝去掉不需要的金屬?gòu)亩纬善骷姌ON阱下CMOS反相器版圖及工藝流程金屬層版圖及工藝流程上述主要為N阱PMOS版圖及工藝,CMOS反相器整體版圖及工藝流程如右圖所示v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景12版圖設(shè)計(jì)規(guī)則二、版圖設(shè)計(jì)方法及設(shè)計(jì)規(guī)則版圖設(shè)計(jì)規(guī)則:設(shè)計(jì)者在繪制版圖時(shí)需要遵循的規(guī)則。有了版圖的設(shè)計(jì)規(guī)則,設(shè)計(jì)者不需要完全了解工藝條件就可以完成準(zhǔn)確的版圖繪制,而工藝工程師也不需要完全了解電路設(shè)計(jì)原理就可以成功制備出電路版圖設(shè)計(jì)規(guī)則目的:使芯片尺寸在盡可能小的前提下,避免出現(xiàn)線條寬度偏差和不同層掩膜版套準(zhǔn)偏差可能帶來的問題,盡可能提高芯片成品率版圖設(shè)計(jì)規(guī)則λ設(shè)計(jì)規(guī)則微米設(shè)計(jì)規(guī)則λ設(shè)計(jì)規(guī)則:以工藝水平的特征尺寸為基礎(chǔ),主要限制線寬偏離理想特征尺寸的上限及掩膜版之間的最大套準(zhǔn)偏差。微米設(shè)計(jì)規(guī)則:根據(jù)實(shí)際工藝水平對(duì)版圖中的所有幾何尺寸進(jìn)行精確的規(guī)定,各幾何尺寸之間沒有必然聯(lián)系λ設(shè)計(jì)規(guī)則微米設(shè)計(jì)規(guī)則定義基于比例因子λ的抽象規(guī)則,尺寸與工藝無關(guān)基于實(shí)際物理尺寸μm,與具體工藝綁定靈活性可通過調(diào)整λ適應(yīng)不同工藝節(jié)點(diǎn)僅適用于特定工藝(0.18μm等)精度控制相對(duì)粗略,依賴比例縮放精確,直接指定最小線寬、間距等應(yīng)用場(chǎng)景學(xué)術(shù)研究、教學(xué)、早期工藝無關(guān)設(shè)計(jì)工業(yè)化生產(chǎn)(如芯片制造)、特定工藝節(jié)點(diǎn)流片v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景13版圖設(shè)計(jì)失配問題二、版圖設(shè)計(jì)方法及設(shè)計(jì)規(guī)則版圖設(shè)計(jì)匹配:在集成電路設(shè)計(jì)過程中,有些模塊需要其中的幾個(gè)器件完全一致,即對(duì)稱性良好,符合這樣的要求就是匹配版圖設(shè)計(jì)失配:是不能保證工藝制備出來的器件具有良好的對(duì)稱性,包括系統(tǒng)失配和隨機(jī)失配隨機(jī)失配:由于設(shè)計(jì)、工藝或環(huán)境中的確定性因素導(dǎo)致的器件參數(shù)偏差,具有可預(yù)測(cè)性和重復(fù)性。通常由非理想制造條件、版圖布局不對(duì)稱、或外部干擾引起失配原因系統(tǒng)失配隨機(jī)失配系統(tǒng)失配梯度效應(yīng)接觸孔電阻率刻蝕率變化系統(tǒng)失配:由制造過程中的不可控隨機(jī)波動(dòng)引起的器件參數(shù)差異,具有統(tǒng)計(jì)特性且無法通過設(shè)計(jì)完全消除工藝偏差擴(kuò)散區(qū)影響工藝偏差:實(shí)際工藝中的擴(kuò)散、刻蝕、淀積等工序會(huì)引入幾何擴(kuò)張或收縮,導(dǎo)致實(shí)際工藝制備的圖形與掩膜版圖形有偏差梯度效應(yīng):由于晶圓不同部位的質(zhì)量不同,再加上溫度、壓力、梯度效應(yīng)等因素,即使在同一生產(chǎn)條件下,晶圓上不同點(diǎn)分布的差異也很明顯接觸孔電阻率變化:工藝中實(shí)際接觸孔大小與掩膜版接觸孔大小有偏差,導(dǎo)致接觸孔電阻率發(fā)生變化刻蝕率變化:工藝中刻蝕率的變化會(huì)導(dǎo)致刻蝕精度偏差,從而影響刻蝕窗口擴(kuò)散區(qū)影響:工藝中離子注入、擴(kuò)散等工序會(huì)導(dǎo)致擴(kuò)散區(qū)的雜質(zhì)橫向擴(kuò)散v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景14版圖匹配方法二、版圖設(shè)計(jì)方法及設(shè)計(jì)規(guī)則版圖匹配方法基本原則:需求匹配的器件彼此靠近、注意周圍器件、保持匹配的器件的方向一致根器件法根器件法:通常在電阻版圖繪制中使用,需要選擇一個(gè)根器件一般選擇中間值的電阻作為根器件,如果選擇電阻為1k?
的電阻作為根器件,則2k?
電阻需要兩個(gè)根器件串聯(lián),250?
電阻需要四個(gè)根器件并聯(lián)交叉法交叉法:主要用在結(jié)構(gòu)完全相同的幾個(gè)器件之間,它可以使需要匹配的器件對(duì)稱排列交叉法適用于W/L值較大的器件的對(duì)稱性分布,將一個(gè)器件拆分成若干器件并將其串聯(lián)就可以實(shí)現(xiàn)其對(duì)稱分布v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景15版圖匹配方法二、版圖設(shè)計(jì)方法及設(shè)計(jì)規(guī)則版圖匹配方法基本原則:需求匹配的器件彼此靠近、注意周圍器件、保持匹配的器件的方向一致虛設(shè)器件法虛設(shè)器件法:保護(hù)核心結(jié)構(gòu),使其不會(huì)受到工藝的影響例如,在刻蝕工藝中,腐蝕對(duì)位于兩側(cè)的器件的影響會(huì)比位于中間的器件大,此時(shí)可在位于兩側(cè)的器件旁邊添加虛擬器件,因?yàn)檫@個(gè)虛擬器件不與核心結(jié)構(gòu)進(jìn)行電連接,所以它不會(huì)對(duì)核心結(jié)構(gòu)產(chǎn)生影響共心-四方交叉法共心-四方交叉法:使需要匹配的器件圍繞公共的中心點(diǎn)放置,共心法可以降低熱梯度或工藝中存在的線性梯度熱梯度:由芯片上的一個(gè)發(fā)熱點(diǎn)產(chǎn)生的,會(huì)使周圍器件的電特性發(fā)生變化目錄123集成電路設(shè)計(jì)流程版圖設(shè)計(jì)方法及設(shè)計(jì)規(guī)則電子設(shè)計(jì)自動(dòng)化工具4專用集成電路設(shè)計(jì)及SoC設(shè)計(jì)v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景17EDA技術(shù)的發(fā)展三、電子設(shè)計(jì)自動(dòng)化工具電子設(shè)計(jì)自動(dòng)化EDA工具:利用CAD軟件完成超大規(guī)模集成電路設(shè)計(jì)的工具,相關(guān)CAD軟件包括ECAD和TCAD早期階段發(fā)展階段成熟階段自動(dòng)化階段CAD(1970年)CAE(1980年)EDA(1990年)ESDA早期階段:CAD階段,集成電路已經(jīng)進(jìn)入了中小規(guī)模時(shí)代,研究者采用CAD軟件進(jìn)行電路圖的編輯、基本功能的仿真,以及物理版圖的繪制、功能驗(yàn)證發(fā)展階段:計(jì)算機(jī)輔助工程CAE階段,在該階段EDA工具的自動(dòng)布局布線是一個(gè)重大突破。這個(gè)階段的EDA工具除了能幫助設(shè)計(jì)者仿真電路性能外,還能幫助其進(jìn)行時(shí)序分析、故障分析成熟階段:EDA階段,有了完善的EDA技術(shù),設(shè)計(jì)者就可以采用“自頂向下”的設(shè)計(jì)理念,對(duì)復(fù)雜的電路系統(tǒng)使用可讀性較強(qiáng)的高級(jí)語言進(jìn)行描述。EDA技術(shù)可以直接在頂層通過高級(jí)語言仿真電路性能,并能通過綜合手段將高級(jí)語言轉(zhuǎn)化為門級(jí)網(wǎng)表自動(dòng)化階段:現(xiàn)階段EDA技術(shù)面臨著超大規(guī)模、高度復(fù)雜、低功耗系統(tǒng)設(shè)計(jì)的挑戰(zhàn),下一代電子系統(tǒng)設(shè)計(jì)自動(dòng)化ESDA技術(shù)特點(diǎn)是可以容納更復(fù)雜的系統(tǒng),支持更加抽象的設(shè)計(jì)方法,如更高抽象層次的行為級(jí)設(shè)計(jì)、更高級(jí)的語言描述v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景18集成電路設(shè)計(jì)EDA工具三、電子設(shè)計(jì)自動(dòng)化工具主流的集成電路設(shè)計(jì)的EDA工具主要有Cadence公司和Synopsys公司開發(fā)的EDA軟件Synopsys工具用途Astro為超深亞微米集成電路進(jìn)行設(shè)計(jì)優(yōu)化、布局布線開發(fā)的工具,可以實(shí)現(xiàn)在0.1μm及以下工藝線仿真5000萬門、時(shí)鐘頻率千兆赫茲的集成電路DFT包含功能強(qiáng)大的掃描式可測(cè)性設(shè)計(jì)分析、綜合和驗(yàn)證技術(shù),可以使設(shè)計(jì)者在設(shè)計(jì)前期迅速且方便地實(shí)現(xiàn)高質(zhì)量的測(cè)試分析,確保同時(shí)滿足時(shí)序要求和測(cè)試覆蓋率要求TetraMAX自動(dòng)測(cè)試向量生成工具,針對(duì)不同的設(shè)計(jì),其可以在最短的時(shí)間內(nèi)生成具有最高故障覆蓋率的最小測(cè)試向量集Vera主要負(fù)責(zé)對(duì)集成電路進(jìn)行高效、智能、高層次的功能驗(yàn)證VCS編譯型Verilog模擬器,被廣泛用于數(shù)字系統(tǒng)設(shè)計(jì)、驗(yàn)證和仿真PowerCompiler提供簡(jiǎn)便的功耗優(yōu)化服務(wù),能夠自動(dòng)將設(shè)計(jì)的功耗最小化,提供綜合前的功耗預(yù)估服務(wù),讓設(shè)計(jì)者可以更好地規(guī)劃功耗分布,在短時(shí)間內(nèi)完成低功耗設(shè)計(jì)Cadence分類工具板級(jí)電路設(shè)計(jì)ConceptHDL原理圖設(shè)計(jì)輸入工具、CheckPlusHDL原理圖設(shè)計(jì)規(guī)則檢查工具、SPECTRAQuestEngineerPCB版圖布局規(guī)劃工具系統(tǒng)級(jí)無線設(shè)計(jì)HDS硬件系統(tǒng)設(shè)計(jì)工具、Wireless無線電技術(shù)標(biāo)準(zhǔn)系統(tǒng)級(jí)驗(yàn)證工具、VCC虛擬設(shè)計(jì)工具包邏輯設(shè)計(jì)與驗(yàn)證Verilog-Xl仿真器、LeapfrogVHDL仿真器、AffirmaNCVerilog仿真器、Verifault-XL故障仿真器時(shí)序驅(qū)動(dòng)的深亞微米設(shè)計(jì)SE布局布線器、CT-GEN時(shí)鐘樹生成工具、Vampire驗(yàn)證工具全定制集成電路設(shè)計(jì)VirtusoSchematicComposer混合輸入原理圖輸入工具、VirtusoLayoutEditor版圖編輯工具、AffirmaSpectra高級(jí)電路仿真器、Dracula驗(yàn)證和參數(shù)提取工具v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景19器件設(shè)計(jì)TCAD工具三、電子設(shè)計(jì)自動(dòng)化工具Sentaurus仿真半導(dǎo)體器件流程TCAD:半導(dǎo)體器件設(shè)計(jì)對(duì)應(yīng)的EDA工具,包括Synopsys公司開發(fā)的SentaurusTCAD等,下面以Sentaurus為例介紹器件設(shè)計(jì)流程工藝仿真:模擬實(shí)際半導(dǎo)體制造工藝(如離子注入、刻蝕、退火),生成器件的摻雜分布和幾何結(jié)構(gòu)。工具:SentaurusProcess器件結(jié)構(gòu)設(shè)計(jì):基于工藝仿真結(jié)果或手動(dòng)設(shè)計(jì),生成器件的精確幾何和網(wǎng)格模型。工具:SentaurusStructureEditorSDE器件特性仿真:模擬器件的電學(xué)、熱學(xué)或光學(xué)特性。工具:SentaurusDevice可視化觀察:對(duì)仿真結(jié)果進(jìn)行可視化分析和數(shù)據(jù)提取目錄123集成電路設(shè)計(jì)流程版圖設(shè)計(jì)方法及設(shè)計(jì)規(guī)則電子設(shè)計(jì)自動(dòng)化工具4專用集成電路設(shè)計(jì)及SoC設(shè)計(jì)v西工大微電子學(xué)院School
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Microelectronics一、技術(shù)背景21專用集成電路設(shè)計(jì)四、專用集成電路設(shè)計(jì)及SoC設(shè)計(jì)專用集成電路設(shè)計(jì)ASIC:根據(jù)特定用戶的特定需求而專門設(shè)計(jì)、制造的集成電路特點(diǎn):面向用戶的特定需求,其在批量生產(chǎn)時(shí)與通用集成電路相比具有體積小、功耗低、可靠性高、性能更高、保密性增強(qiáng)、成本低等優(yōu)點(diǎn)常用ASIC方法包含全定制法、半定制法和可編程邏輯法,具體如下:ASIC方法全定制法半定制法可編程邏輯
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