第2頁(yè)（共2頁(yè)）第1頁(yè)（共2頁(yè)）專業(yè)班級(jí)：專業(yè)班級(jí)：姓名：學(xué)號(hào)：…………密………………封………………線…………學(xué)年第學(xué)期《FPGA原理與應(yīng)用》試卷考試方式本試卷考試分?jǐn)?shù)占學(xué)生總評(píng)成績(jī)比例總得分閉卷分?jǐn)?shù)填空題（每空2填空題（每空2分，共20分）得分1.Verilog采用四值邏輯系統(tǒng)0表示低電平，1表示高電平，x表示

，

Z表示。2.EDA仿真分為=1\*GB3①，又稱為前仿真、系統(tǒng)級(jí)仿真或行為仿真，用于驗(yàn)證=2\*GB3②又稱為后仿真、電路級(jí)仿真，用于驗(yàn)證。3、Verilog的端口具有以下三種類型：

、

、

。4、`timescale用于說明時(shí)間尺度，語(yǔ)句`timescalelns/1ps中程序中的仿真精度為.分?jǐn)?shù)選擇題（每選擇題（每題2分，共20分）得分1下列哪些標(biāo)識(shí)符是合法的？（）A、$dataB、_dataC、7SumD、module2如果線網(wǎng)型變量說明后未賦值，其缺省值是（）。A、zB、xC、1D、03下列數(shù)據(jù)類型聲明錯(cuò)誤的是（）。A、wiredata[2:0];B、wire[2:0]state;C、regm2[14:0];D、reg[2:0]cm2[0:7];4、下面（）不是Verilog循環(huán)關(guān)鍵字A.foreverB.repeatC.whileD.force5、11%3的結(jié)果為（）。A、2B、-2C、1D、-16.在VerilogHDL中，下列語(yǔ)句哪個(gè)不是分支語(yǔ)句？（）A、if-elseB、caseC、casezD、repeat7.在VerilogHDL中，a=4’b1111，那么&a=()A、4’b1011B、4’b1111C、1’b1D、1’b08、從模塊內(nèi)部來講，輸入端口應(yīng)該是（）A.線網(wǎng)型B.寄存器型C.線網(wǎng)或寄存器型D.以上均不對(duì)9在Verilog中，錯(cuò)誤的整數(shù)表示是（）。A、4`200B、32`hffC、b`1011_0101D、310、對(duì)于模塊moduleadd1(sum,cout,a,b,cin)來說，采用命名端口連接法，下述哪種方式可以調(diào)用該模塊()A.fulladdf4(sum,cout,a,b,cin)B.fulladdf4(SUM,COUT,A,B,CIN)C.fulladdf4(.SUM(sum),.COUT(cout),.A(a),.B(b),.CIN(cin))D.fulladdf4(.sum(sum),.cout(cout),.a(a),.b(b),.cin(cin))三、名詞解釋三、名詞解釋，給出英文全稱，并解釋其含義（共15分，每題5分）分?jǐn)?shù)15得分1、ASIC:2、FPGA:3、HDL:分?jǐn)?shù)15得分四四、簡(jiǎn)答題（每題5分，共15分）專業(yè)班級(jí)：專業(yè)班級(jí)：姓名：學(xué)號(hào)：…………密………………封………………線…………1、EDA的設(shè)計(jì)流程包括哪幾個(gè)環(huán)節(jié)？2、連續(xù)賦值和過程賦值語(yǔ)句的特點(diǎn)是什么？簡(jiǎn)單分析一下兩種語(yǔ)句的區(qū)別。3、塊語(yǔ)句包括兩種類型：順序塊和并行塊，請(qǐng)分別描述它們兩者的特點(diǎn)。分?jǐn)?shù)30得分五、編程題（第1題12分，第2題18分，共30分）1、用VerilogHDL語(yǔ)言設(shè)計(jì)一個(gè)2輸入的與門，此程序代碼如下，請(qǐng)補(bǔ)全代碼。并給出此程序的測(cè)試代碼。modulemyand(