正文主編第1章邏輯代數(shù)基礎(chǔ)

第2章組合邏輯電路

第3章時(shí)序邏輯電路

第4章脈沖信號(hào)的產(chǎn)生與變換

第5章數(shù)-模、模-數(shù)轉(zhuǎn)換器

第6章半導(dǎo)體存儲(chǔ)器和可編程邏輯器件

第7章數(shù)字電路讀圖練習(xí)

第8章Multisim11仿真軟件簡(jiǎn)介及應(yīng)用第1章邏輯代數(shù)基礎(chǔ)1.1數(shù)制和碼制

1.2基本邏輯與邏輯門(mén)電路

1.3分立元器件門(mén)電路與集成邏輯門(mén)電路1.1數(shù)制和碼制1.1.1進(jìn)位計(jì)數(shù)制

在表示數(shù)字時(shí)，僅用一位數(shù)碼往往不夠用，必須用進(jìn)位計(jì)數(shù)的方法組成多位數(shù)碼。多位數(shù)碼每一位的構(gòu)成以及從低位到高位的進(jìn)位規(guī)則稱為進(jìn)位計(jì)數(shù)制，簡(jiǎn)稱進(jìn)位制。在日常生活及生產(chǎn)實(shí)踐中，人們常用的進(jìn)位制有十進(jìn)制、二進(jìn)制、八進(jìn)制、十六進(jìn)制等。

1.十進(jìn)制十進(jìn)制是日常生活和工作中最常使用的計(jì)數(shù)制。

(D)10=Kn-110n-1+Kn-210n-2+…+K0100+K-110-1+…+K-m10-m

2.二進(jìn)制目前在數(shù)字系統(tǒng)中廣泛采用二進(jìn)制。

(D)2=∑n-1i=-mKi2i（1?3）

3.十六進(jìn)制采用二進(jìn)制計(jì)數(shù)，對(duì)數(shù)字系統(tǒng)來(lái)說(shuō)，處理、存儲(chǔ)、傳輸極為方便，然而若需表示一個(gè)較大的數(shù)，則位數(shù)較多，讀出和書(shū)寫(xiě)都不方便。1.1數(shù)制和碼制表1-1十進(jìn)制數(shù)、二進(jìn)制數(shù)和十六進(jìn)制數(shù)的對(duì)應(yīng)表1.1.2幾種數(shù)制之間的轉(zhuǎn)換

數(shù)字系統(tǒng)采用的是二進(jìn)制數(shù)，書(shū)寫(xiě)時(shí)采用十六進(jìn)制數(shù)，因此必然產(chǎn)生各種進(jìn)位計(jì)數(shù)制的相互轉(zhuǎn)換。

1.二進(jìn)制數(shù)與十六進(jìn)制數(shù)的轉(zhuǎn)換把二進(jìn)制數(shù)轉(zhuǎn)換為等值的十六進(jìn)制數(shù)時(shí)，由于4位二進(jìn)制數(shù)恰好有16個(gè)狀態(tài)，每1位十六進(jìn)制數(shù)正好對(duì)應(yīng)4位二進(jìn)制數(shù)，見(jiàn)表1-1。1.1數(shù)制和碼制二進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)時(shí)，以小數(shù)點(diǎn)為界，整數(shù)部分自右向左，從低位向高位每4位二進(jìn)制數(shù)分成一組，最后一組不足4位時(shí)，左邊高位用0補(bǔ)足；小數(shù)部分則自左向右，從高位向低位每4位一組，最后不足4位時(shí)，右邊低位用0補(bǔ)足，然后每一組可用1位對(duì)應(yīng)的十六進(jìn)制數(shù)表示。例如

2.二進(jìn)制數(shù)與十進(jìn)制數(shù)間的轉(zhuǎn)換

(1)二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)。

(11101．0101)2=24+23+22+20+2-2+2-4表1-2各位二進(jìn)制數(shù)的權(quán)(2)十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)。

１)整數(shù)部分。1.1數(shù)制和碼制例如，將(35)10轉(zhuǎn)換為二進(jìn)制數(shù)，即由P4A.TIF1.1數(shù)制和碼制P4B.TIF２)小數(shù)部分。1.1數(shù)制和碼制例如，將(0．8125)10轉(zhuǎn)換為二進(jìn)制數(shù)，即由P5.TIF1.1數(shù)制和碼制1.1.3二進(jìn)制代碼

用二進(jìn)制表示文字、符號(hào)等信息的過(guò)程稱為編碼。編碼之后的二進(jìn)制數(shù)稱為二進(jìn)制代碼。數(shù)碼的內(nèi)涵因被編碼的對(duì)象不同而有所差別。生活中的身份證號(hào)、郵政編碼、火車(chē)車(chē)次、飛機(jī)航班、學(xué)生學(xué)號(hào)等都是編碼的應(yīng)用。在實(shí)際生活中，人們常采用十進(jìn)制編碼，而在數(shù)字系統(tǒng)中則采用的是二進(jìn)制編碼。表1-3常用BCD碼1.2基本邏輯與邏輯門(mén)電路1.2.13種最基本的邏輯運(yùn)算和復(fù)合邏輯運(yùn)算

1.2.1.13種基本邏輯運(yùn)算

與、或、非是3種最基本的邏輯運(yùn)算。圖1?1給出了3種指示燈的控制電路。如果把開(kāi)關(guān)是否閉合作為條件（邏輯變量），把燈的亮滅作為結(jié)果（邏輯函數(shù)），那么這3個(gè)電路表示了與、或、非3種不同的因果邏輯關(guān)系。

1.與運(yùn)算與運(yùn)算的邏輯關(guān)系是：只有決定事物結(jié)果的全部條件同時(shí)具備時(shí)，結(jié)果才會(huì)發(fā)生。

2.或運(yùn)算或運(yùn)算的邏輯關(guān)系是：在決定事物結(jié)果的諸條件中只要有一個(gè)滿足，結(jié)果就會(huì)發(fā)生。

3.非運(yùn)算非運(yùn)算的邏輯關(guān)系是：條件具備時(shí)，結(jié)果不發(fā)生；條件不具備時(shí)，則結(jié)果一定發(fā)生。1.2基本邏輯與邏輯門(mén)電路圖1-13種指示燈的控制電路

a)與電路b)或電路c)非電路1.2.1.2復(fù)合邏輯運(yùn)算1.2基本邏輯與邏輯門(mén)電路實(shí)際的邏輯問(wèn)題往往比較復(fù)雜，不過(guò)它們都可以在與、或、非的基礎(chǔ)上加以組合來(lái)實(shí)現(xiàn)。最常見(jiàn)的復(fù)合邏輯運(yùn)算有與非、或非、與或非、異或、同或等。表1?4列出了幾種基本的邏輯運(yùn)算，其中后5種是與、或、非運(yùn)算的組合形式。

1.與非、或非運(yùn)算由表1-4的真值表看出：與非運(yùn)算是先與后非；或非運(yùn)算是先或后非。

2.異或、同或運(yùn)算異或運(yùn)算的邏輯關(guān)系為F=A⊕B=B+A,可見(jiàn)，只有邏輯變量A和B的取值不同時(shí)，邏輯函數(shù)的輸出才為1。1.2基本邏輯與邏輯門(mén)電路同或運(yùn)算的邏輯關(guān)系為F=A☉B(tài)=+AB=,可見(jiàn)，只有邏輯變量A和B的取值相同時(shí)，邏輯函數(shù)的輸出才為1。同或的運(yùn)算符是“☉”。實(shí)現(xiàn)同或運(yùn)算的電路稱為同或門(mén)，其邏輯符號(hào)如表1?4所示。對(duì)于兩個(gè)輸入變量的同或門(mén)和異或門(mén)，由真值表可以推出同或等于異或的非。

3.與或非運(yùn)算與或非運(yùn)算的順序?yàn)橄扰c再或最后取非。1.2基本邏輯與邏輯門(mén)電路表1-4部分復(fù)合邏輯運(yùn)算表1.2基本邏輯與邏輯門(mén)電路表1-4部分復(fù)合邏輯運(yùn)算表1.2.2邏輯函數(shù)的公式、定理

1.邏輯代數(shù)基本公式(9個(gè))

1)與運(yùn)算：

2)或運(yùn)算：1.2基本邏輯與邏輯門(mén)電路非運(yùn)算：=A

2.邏輯代數(shù)常用公式這里僅列4個(gè)。

1)A+AB=A

2)A+B=A+B

3)AB+B=B

4)AB+C+BC=AB+C

3.邏輯代數(shù)定律

1)交換律：

A·B=B·A

2)結(jié)合律：

A·(B·C)=(A·B)·C

3)分配律：1.2基本邏輯與邏輯門(mén)電路A·(B+C)=AB+AC

4)反演律(摩根公式)：

=·

4.代入定理在任何一個(gè)包含變量A的邏輯等式中，若以另一個(gè)邏輯式代換原式中所有A，所得等式仍然成立，反之亦然。

以上公式、定律和定理都可以得到證明。有一種最直接的證明方法就是將變量的可能取值組合一一帶入驗(yàn)證，而一旦證明了某幾個(gè)公式，就可以依據(jù)這幾個(gè)已經(jīng)證明了的公式推導(dǎo)出其他全部公式。

例1-1已知Y=B+A，求。

解：根據(jù)代入定理，可將B、A分別代換反演律中的兩個(gè)變量，再利用反演律及其他有關(guān)公式，逐步演算、變換：1.2基本邏輯與邏輯門(mén)電路=圖1-2例1-1的仿真電路及結(jié)果

a)仿真電路b)結(jié)果例1-2利用公式化簡(jiǎn)邏輯式Y(jié)=A+ACD++CD。1.2基本邏輯與邏輯門(mén)電路解：

Y=A+ACD++CD圖1-3例1-2的仿真結(jié)果

a)由邏輯式轉(zhuǎn)換成真值表b)由真值表轉(zhuǎn)換成最簡(jiǎn)邏輯式1.2基本邏輯與邏輯門(mén)電路1.2.3邏輯函數(shù)的表示方法及相互轉(zhuǎn)換

常用邏輯函數(shù)的表示方法有：真值表、邏輯函數(shù)表達(dá)式、卡諾圖、邏輯圖和波形圖。邏輯函數(shù)的幾種表示方法可以相互轉(zhuǎn)換。

1.2.3.1由真值表求邏輯表達(dá)式和邏輯圖

1.真值表真值表是由邏輯變量所有可能取值的組合及其對(duì)應(yīng)函數(shù)值所構(gòu)成的表格。

例1-3某產(chǎn)品有3項(xiàng)指標(biāo)，當(dāng)兩項(xiàng)及以上指標(biāo)達(dá)到標(biāo)準(zhǔn)時(shí)，則此產(chǎn)品為合格產(chǎn)品，其他情況均為不合格。畫(huà)出篩選此產(chǎn)品為合格產(chǎn)品的邏輯電路。

解：設(shè)此產(chǎn)品的3項(xiàng)指標(biāo)為A、B、C，達(dá)標(biāo)為1，不達(dá)標(biāo)為0。設(shè)F為篩選結(jié)果，F(xiàn)=1為合格，F(xiàn)=0為不合格。根據(jù)題意列出真值表，如表1-5所示。1.2基本邏輯與邏輯門(mén)電路表1-5某產(chǎn)品篩選電路真值表2.邏輯函數(shù)表達(dá)式邏輯函數(shù)表達(dá)式是用輸入變量邏輯運(yùn)算的代數(shù)組合來(lái)表示的邏輯函數(shù)。

由真值表可以很方便地寫(xiě)出輸出變量的函數(shù)表達(dá)式。其方法是：

1)先將輸出F=1的組合挑出，分別用相應(yīng)輸入各變量相“與”的關(guān)系表示，輸入變量取值為“0”用變量的非表示，取值為“1”用原變量表示。1.2基本邏輯與邏輯門(mén)電路2)再圖1-4某合格產(chǎn)品篩選電路邏輯圖1.2基本邏輯與邏輯門(mén)電路3.邏輯圖由邏輯函數(shù)表達(dá)式畫(huà)出此合格產(chǎn)品篩選電路邏輯圖，如圖1-4所示。

1.2.3.2由邏輯函數(shù)式求真值表和邏輯圖

由函數(shù)表達(dá)式求真值表的方法是將輸入變量取值的所有組合逐一代入邏輯函數(shù)式，求出函數(shù)值，列成表格。

例1-4求Y=的真值表并仿真求得其邏輯電路。

解：將A、B、C的各種取值逐一代入Y式中計(jì)算，將計(jì)算結(jié)果列表，如表1-6所示。

用Multisim11對(duì)其仿真，得到相應(yīng)的真值表和邏輯圖，如圖1?5所示。1.2基本邏輯與邏輯門(mén)電路表1-6Y=的真值表1.2基本邏輯與邏輯門(mén)電路圖1-5例1-4的仿真結(jié)果

a)Y=的真值表b)Y=的電路邏輯圖1.2基本邏輯與邏輯門(mén)電路1.2.3.3由邏輯圖求邏輯函數(shù)式和真值表圖1-6例1-5的邏輯圖1.2基本邏輯與邏輯門(mén)電路例1-5寫(xiě)出圖1-6的邏輯函數(shù)表達(dá)式及真值表。

解：從輸入端A、B逐級(jí)寫(xiě)出輸出端的邏輯函數(shù)表達(dá)式，得到Y(jié)=+。其真值表如表1-7所示。

總結(jié)各種邏輯表示方法的特點(diǎn)如下：

(1)真值表。

(2)邏輯函數(shù)表達(dá)式。

(3)卡諾圖。表1-7例1-5的真值表(4)邏輯圖。

(5)波形圖。1.2基本邏輯與邏輯門(mén)電路真值表和卡諾圖都與邏輯函數(shù)最小項(xiàng)表示方法相對(duì)應(yīng)，由于邏輯函數(shù)的最小項(xiàng)表達(dá)式是唯一的，所以同一邏輯函數(shù)的真值表和卡諾圖也是唯一的。而同一邏輯函數(shù)可以表示成不同的函數(shù)表達(dá)式，因此其邏輯圖也不一樣。

1.2.4邏輯函數(shù)的化簡(jiǎn)

邏輯表達(dá)式越簡(jiǎn)單，實(shí)現(xiàn)它的電路也越簡(jiǎn)單，電路工作也較穩(wěn)定可靠。一個(gè)邏輯函數(shù)的表達(dá)式可以有以下5種表示形式：

(1)與或表達(dá)式，例如，Y=B+AC。

(2)或與表達(dá)式，例如，Y=(A+B)(+C)。

(3)與非-與非表達(dá)式，例如，Y=。

(4)或非-或非表達(dá)式，例如，Y=。

(5)與或非表達(dá)式，例如，Y=。1.2基本邏輯與邏輯門(mén)電路利用邏輯代數(shù)的基本定律，可以實(shí)現(xiàn)上述5種邏輯函數(shù)表達(dá)式之間的變換。

1.2.4.1邏輯函數(shù)的最簡(jiǎn)與或式

邏輯函數(shù)的最簡(jiǎn)與或式的特點(diǎn)是：

1)乘積項(xiàng)個(gè)數(shù)最少。

2)每個(gè)乘積項(xiàng)中的變量個(gè)數(shù)也最少。

例：Y=B+B+A+AE+B+BD

1.2.4.2邏輯函數(shù)的公式化簡(jiǎn)法

邏輯函數(shù)的公式化簡(jiǎn)法就是運(yùn)用邏輯代數(shù)的基本公式、定理和規(guī)則來(lái)化簡(jiǎn)邏輯函數(shù)。

1.并項(xiàng)法利用公式Ａ＋＝1，將兩項(xiàng)合并為一項(xiàng)并消去一個(gè)變量。1.2基本邏輯與邏輯門(mén)電路例：運(yùn)用分配律

2.吸收法

1)利用公式A+AB=A，消去多余的項(xiàng)。

例：Y=B+BCD(E+F)=B

２)利用公式A+B=A+B消去多余的變量。

例：Y=AB+C+C

3.配項(xiàng)法

１)利用公式A=A(B+)，為某一項(xiàng)配上其所缺的變量，以便用其他方法進(jìn)行化簡(jiǎn)。

例：Y=A+B+C+B

２)利用公式A+A=A，為某項(xiàng)配上其所能合并的項(xiàng)。

例：Y=ABC+AB+AC+BC1.2基本邏輯與邏輯門(mén)電路４.消去冗余項(xiàng)法利用公式AB+C+BC=AB+C，將冗余項(xiàng)B、C消去。

例：Y=+AC+AD+D

1.2.4.3邏輯函數(shù)的卡諾圖化簡(jiǎn)法

1.最小項(xiàng)如果一個(gè)函數(shù)的某個(gè)乘積項(xiàng)包含了函數(shù)的全部變量，其中每個(gè)變量都以原變量或反變量的形式出現(xiàn)，且僅出現(xiàn)一次，則這個(gè)乘積項(xiàng)稱為該函數(shù)的一個(gè)標(biāo)準(zhǔn)乘積項(xiàng)，通常稱為最小項(xiàng)。

2個(gè)變量A、B的最小項(xiàng)有4個(gè)（22=4），分別為：A、B、、AB。

1)N個(gè)變量有2N種取值的組合，每一種取值組合對(duì)應(yīng)一個(gè)最小項(xiàng)，這是最小項(xiàng)的唯一性。

2)任意兩個(gè)不同的最小項(xiàng)的乘積必為0。

3)全部最小項(xiàng)的和必為1。1.2基本邏輯與邏輯門(mén)電路2.邏輯函數(shù)的最小項(xiàng)表達(dá)式任何邏輯函數(shù)都可以表示成若干個(gè)最小項(xiàng)之和的形式，稱之為邏輯函數(shù)的標(biāo)準(zhǔn)形式。表1-83變量全部最小項(xiàng)的真值表例1-6將邏輯函數(shù)Y=A+B化成最小項(xiàng)表達(dá)式。

解：利用公式A+=1，將原式中的非最小項(xiàng)補(bǔ)足所缺的變量，成最小項(xiàng)之和的形式。

函數(shù)的最小項(xiàng)表達(dá)式有3種寫(xiě)法：

1)寫(xiě)成乘積項(xiàng)之和的形式。

2)寫(xiě)成按編號(hào)表示的最小項(xiàng)之和的形式。1.2基本邏輯與邏輯門(mén)電路3)簡(jiǎn)寫(xiě)形式。

如本例中最小項(xiàng)表達(dá)式的形式

例1-7已知邏輯函數(shù)Y=f(A,B,C,D)的真值表如表1-9所示，試將其表示為最小項(xiàng)表達(dá)式。表1-9例1-7真值表解：將真值表中使輸出變量為1的最小項(xiàng)相加即可。1.2基本邏輯與邏輯門(mén)電路注意到真值表本身已經(jīng)是按照變量A、B、C、D的次序，以自然二進(jìn)制編碼順序排列的，所以可以很方便地按照編號(hào)直接寫(xiě)出最小項(xiàng)表達(dá)式。

3.卡諾圖將邏輯函數(shù)真值表中的最小項(xiàng)重新排列成矩陣形式，并且使矩陣的橫方向和縱方向的邏輯變量的取值按照格雷碼的順序排列，這樣構(gòu)成的圖形就是卡諾圖。

函數(shù)中包括哪個(gè)最小項(xiàng)，就在代表哪個(gè)最小項(xiàng)的小方格中寫(xiě)1；不包括的項(xiàng)，對(duì)應(yīng)的小方格就寫(xiě)0，這樣就成為邏輯函數(shù)式的卡諾圖。按照變量順序?qū)⑦@些數(shù)字組成的二進(jìn)制數(shù)，這些二進(jìn)制數(shù)所對(duì)應(yīng)的十進(jìn)制數(shù)，就是該數(shù)字所在行、列交叉點(diǎn)上對(duì)應(yīng)的小方格所代表的最小項(xiàng)的編號(hào)。1.2基本邏輯與邏輯門(mén)電路圖1-7卡諾圖

a)2變量A、B的卡諾圖b)3變量A、B、C的卡諾圖c)4變量A、B、C、D的卡諾圖例1-8用卡諾圖表示例1-6和例1-7的邏輯函數(shù)。1.2基本邏輯與邏輯門(mén)電路解：例1-6中的邏輯函數(shù)Y=A+B即Y=AC+A+AB+B已化成最小項(xiàng)表達(dá)式。在4個(gè)最小項(xiàng)對(duì)應(yīng)的小方格里寫(xiě)1，其他小方格里寫(xiě)0，得到所求函數(shù)的卡諾圖如圖1-8a所示。

例1-7中的邏輯函數(shù)已化成最小項(xiàng)表達(dá)式為

在8個(gè)最小項(xiàng)對(duì)應(yīng)的小方格里寫(xiě)1，其他小方格里寫(xiě)0，得到所求函數(shù)的卡諾圖如圖所示。圖1-8例1-8的卡諾圖

a)例1-6的卡諾圖b)例1-7的卡諾圖1.2基本邏輯與邏輯門(mén)電路4.利用卡諾圖化簡(jiǎn)邏輯函數(shù)邏輯函數(shù)的化簡(jiǎn)在數(shù)字電路的分析和設(shè)計(jì)中很重要。

如果與或邏輯式中或運(yùn)算的符號(hào)最少（即與項(xiàng)最少），而且每個(gè)乘積項(xiàng)中的因子數(shù)最少，就叫最簡(jiǎn)與或式。邏輯函數(shù)化簡(jiǎn)的最終目標(biāo)應(yīng)當(dāng)是得到最簡(jiǎn)邏輯式，如果采用與或式的形式，就是要設(shè)法消去多余的乘積項(xiàng)和盡量減少乘積項(xiàng)中的因子。

(1)化簡(jiǎn)的依據(jù)。

卡諾圖中，代表m2和m6的兩個(gè)小方格是幾何相鄰的，于是可以將這兩個(gè)小方格圈起來(lái)合并，寫(xiě)成B。同理，m4和m5、m4和m6也分別屬于邏輯相鄰的最小項(xiàng)，所以也可以分別畫(huà)圈合并這些最小項(xiàng)。

(2)化簡(jiǎn)步驟與注意事項(xiàng)。1.2基本邏輯與邏輯門(mén)電路1)將已知函數(shù)寫(xiě)成最小項(xiàng)表達(dá)式。

2)根據(jù)最小項(xiàng)表達(dá)式中自變量的個(gè)數(shù)畫(huà)出卡諾圖，在表達(dá)式中具有的最小項(xiàng)所對(duì)應(yīng)的小方格內(nèi)寫(xiě)“1”，剩下的小方格內(nèi)寫(xiě)“0”。

3)在圖中找出相鄰的“1”格，分別將2N個(gè)(其中，N=0，1，2，3，…)邏輯相鄰的“1”格作為一組畫(huà)一個(gè)圈，提出它們共有的公因子作為一個(gè)與項(xiàng)，那么，卡諾圖中可能會(huì)有若干個(gè)類似構(gòu)成的與項(xiàng)。

4)將所有與項(xiàng)相加，即得化簡(jiǎn)結(jié)果。1.2基本邏輯與邏輯門(mén)電路注意：為了達(dá)到最簡(jiǎn)結(jié)果，①卡諾圖中所有的“1”格必須畫(huà)在圈中，不能有遺漏。畫(huà)的圈要盡量大（即包含的最小項(xiàng)要盡量多），以使得每一項(xiàng)中相“與”的自變量個(gè)數(shù)最少。③圈數(shù)要盡量少，以滿足“或”的符號(hào)最少。④每個(gè)圈都要至少包含一個(gè)其他圈所沒(méi)有的新的最小項(xiàng)。⑤注意邊、角的相鄰性。

例1-9讀圖1-9，寫(xiě)出下列各式化簡(jiǎn)后的乘積項(xiàng)：1)Σm(0,2，8，10)；2)Σm(0，2，4，圖1-94變量卡諾圖1.2基本邏輯與邏輯門(mén)電路6)。

解：化簡(jiǎn)的方法是，將圖中邏輯相鄰項(xiàng)的2N個(gè)小方格圈在一起“留同去異”，即找出它們共有的因子留下來(lái)，除去相異的因子即可。

1)∑m(0,2,8,10)=

2)∑m(0,2,4,6)=

請(qǐng)注意本例題中1）、2）兩問(wèn)卡諾圖中兩邊項(xiàng)相鄰及4角項(xiàng)相鄰，即m0與m2兩項(xiàng)相鄰，m0與m8兩項(xiàng)相鄰，m0、m2，m8、m104項(xiàng)相鄰，等等。

例1-10化簡(jiǎn)函數(shù)Y=BC+AC+AB。

解：1)將已知函數(shù)寫(xiě)成最小項(xiàng)表達(dá)式，即Y=BC+AC+AB+ABC；

2)畫(huà)已知函數(shù)的卡諾圖。1.2基本邏輯與邏輯門(mén)電路3)在圖中找出相鄰項(xiàng)并畫(huà)圈，寫(xiě)對(duì)應(yīng)的與項(xiàng)，如圖1-10所示。

4)將所有與項(xiàng)相加，即得化簡(jiǎn)結(jié)果Y=AB+BC+AC。

注意：本例中ABC這一項(xiàng)分別與3個(gè)項(xiàng)相鄰，故化簡(jiǎn)時(shí)被圈過(guò)3次，這說(shuō)明幾個(gè)圈可以有重疊的部分，但每個(gè)圈中必須至少要有一個(gè)其他圈所沒(méi)有的新的最小項(xiàng)。

例1-11化簡(jiǎn)函數(shù)F=∑m(0,2,6,8,9,10,11,12,13,14,15)。

解：本題已知函數(shù)已經(jīng)是最小項(xiàng)表達(dá)式了，可直接畫(huà)其卡諾圖，畫(huà)圈時(shí)將m8～m15共8個(gè)“1”格圈在一起之后，剩下的m0、m2應(yīng)當(dāng)與m8、m104個(gè)“1”格圈起來(lái)，m6則應(yīng)與同一列的m2、m10、m14圈在一起，如圖1-11所示。

化簡(jiǎn)的最終結(jié)果為F=A++C。1.2基本邏輯與邏輯門(mén)電路圖1-10例1-10的卡諾圖1.2基本邏輯與邏輯門(mén)電路圖1-11例1-11卡諾圖1.2.4.4具有約束項(xiàng)的邏輯函數(shù)的化簡(jiǎn)1.2基本邏輯與邏輯門(mén)電路在化簡(jiǎn)具有約束項(xiàng)的邏輯函數(shù)時(shí)可以利用約束項(xiàng)。因?yàn)檫@些項(xiàng)是不存在的，所以在寫(xiě)邏輯函數(shù)時(shí)，可以把它們當(dāng)成“有”或當(dāng)成“無(wú)”。這樣便可以根據(jù)化簡(jiǎn)的需要，充分利用約束項(xiàng)以使函數(shù)得到簡(jiǎn)化。表1-10碼制變換表1.2基本邏輯與邏輯門(mén)電路圖1-12例1-12的卡諾圖例1-12化簡(jiǎn)具有約束項(xiàng)的邏輯函數(shù)1.2基本邏輯與邏輯門(mén)電路F(A,B,C,D)=∑m(2,6,8,9)+∑d(7,10,11,12,13,14,15)

解：畫(huà)函數(shù)F的卡諾圖如圖1-12所示，圖中打×的小方格表示約束項(xiàng)。如果將約束項(xiàng)m10、m11、m12、m13、m14、m15每項(xiàng)均視作1，約束項(xiàng)m7視為0，則可按圖示方法畫(huà)圈，所得結(jié)果要比不利用約束項(xiàng)簡(jiǎn)單得多。

化簡(jiǎn)結(jié)果為F=A+C1.3分立元器件門(mén)電路與集成邏輯門(mén)電路1.3.1分立元器件門(mén)電路

1.3.1.1半導(dǎo)體器件的開(kāi)關(guān)特性圖1-13開(kāi)關(guān)電路1.3分立元器件門(mén)電路與集成邏輯門(mén)電路1.3.1.2二極管的開(kāi)關(guān)特性

由于二極管具有單向?qū)щ娦裕丛诶硐肭闆r下，外加正向電壓時(shí)二極管導(dǎo)通，外加反向電壓時(shí)截止，所以它相當(dāng)于一個(gè)受外加電壓極性控制的開(kāi)關(guān)，若用它取代圖1?13中的開(kāi)關(guān)S，就可以用輸入電壓ui的高、低電平控制二極管的開(kāi)關(guān)狀態(tài)，并在uo得到相應(yīng)的高、低電平輸出信號(hào)。圖1-14二極管電路1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-15二極管的近似狀安特性及開(kāi)關(guān)等效電路

a)折線模型b)恒壓降模型c)理想模型1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-16二極管動(dòng)態(tài)電流波形1.3.1.3二極管門(mén)電路1.3分立元器件門(mén)電路與集成邏輯門(mén)電路1.二極管與門(mén)電路用以實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路稱為門(mén)電路。表1-11二極管與門(mén)真值表2.二極管或門(mén)電路圖1-18為二極管或門(mén)電路，其中A、B為輸入變量，Y為輸出變量。表1-12二極管或門(mén)真值表1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-17二極管與門(mén)電路1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-18二極管或門(mén)電路1.3.1.4晶體管門(mén)電路1.3分立元器件門(mén)電路與集成邏輯門(mén)電路1.半導(dǎo)體晶體管的開(kāi)關(guān)特性半導(dǎo)體晶體管具有放大、飽和與截止3種工作狀態(tài)。

用NPN型晶體管取代圖1?13中的開(kāi)關(guān)S，就得到了圖1?19所示的晶體管開(kāi)關(guān)等效電路。圖1-19晶體管開(kāi)關(guān)等效電路

a)晶體管電路b)截止?fàn)顟B(tài)c)飽和狀態(tài)1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-20晶體管動(dòng)態(tài)特性2.晶體管非門(mén)電路上述晶體管開(kāi)關(guān)等效電路中，1.3分立元器件門(mén)電路與集成邏輯門(mén)電路若輸入、輸出電壓用高、低電平來(lái)表示，則輸入為高電平時(shí)，晶體管導(dǎo)通，輸出為低電平；輸入為低電平時(shí)，晶體管截止，輸出為高電平，正好滿足了非邏輯運(yùn)算。

實(shí)際上，為了使輸入為低電平時(shí)晶體管可靠截止，常采用圖1?21所示的電路，圖中只要R1、R2和負(fù)電源VBB的參數(shù)選擇適當(dāng)，當(dāng)輸入為低電平時(shí)，晶體管基極為負(fù)電位，晶體管就可靠截止，當(dāng)輸入為高電平時(shí)，晶體管工作在飽和導(dǎo)通狀態(tài)，故晶體管非門(mén)電路又稱為反相器，其真值表如表1?13所示。表1-13晶體管非門(mén)真值表1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-21晶體管非門(mén)電路1.3.1.5正邏輯和負(fù)邏輯1.3分立元器件門(mén)電路與集成邏輯門(mén)電路在邏輯電路中，輸入和輸出一般都用電平來(lái)表示。若用H表示高電平，L表示低電平，如果H=1，L=0，則這種關(guān)系稱為正邏輯。反之，若H=0，L=1，則稱為負(fù)邏輯。按照上述規(guī)定，同一門(mén)電路（如表1?14所示），在正邏輯下實(shí)現(xiàn)與功能，而在負(fù)邏輯下卻實(shí)現(xiàn)或功能，即用正邏輯表示的邏輯函數(shù)，一旦換成負(fù)邏輯表示，則其邏輯函數(shù)表達(dá)式可從正邏輯表示的函數(shù)式中直接采用對(duì)偶規(guī)則求出，但對(duì)于非門(mén)電路，無(wú)論是正邏輯還是負(fù)邏輯，其功能不變。表1?15列出了正、負(fù)邏輯定義下對(duì)應(yīng)的門(mén)電路類型。本書(shū)采用正邏輯。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路表1-14門(mén)電路的功能表1-15正、負(fù)邏輯對(duì)應(yīng)的門(mén)電路類型1.3.2TTL集成門(mén)電路

自從集成電路（IntegratedCircuit，簡(jiǎn)稱IC）出現(xiàn)以后，與分立元器件電路相比，TTL集成門(mén)電路由于體積小、重量輕、性能可靠、價(jià)格便宜而被廣泛應(yīng)用。

1.3.2.1TTL反相器1.3分立元器件門(mén)電路與集成邏輯門(mén)電路1.電路組成及工作原理反相器是TTL電路中電路結(jié)構(gòu)最簡(jiǎn)單的一種。

電路由3部分組成：VT1、R1和VD1組成的輸入級(jí)，VT2、R2和R3組成的倒相級(jí)，VT4、VT3、VD2和R4組成輸出級(jí)。圖1-22TTL反相器的典型電路1.3分立元器件門(mén)電路與集成邏輯門(mén)電路(1)當(dāng)輸入為高電平，即ui＝UIH＝3.6V時(shí)，電源VCC通過(guò)VT1的集電結(jié)和R1向VT2、VT3提供基極電流，使VT2、VT3飽和，輸出為低電平。

uo＝UCES3=0．2V

(2)當(dāng)輸入為低電平，即ui＝UIL＝0.2V時(shí)，VT1的發(fā)射結(jié)正偏導(dǎo)通，其基極電壓為

VB1=ui+UBE1=0．2V+0．7V=0．9V

2.電壓傳輸特性曲線如果把圖1-22反相器電路輸出電壓隨輸入電壓的變化用曲線描繪出來(lái)，就得到了圖1-23所示的電壓傳輸特性。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-23TTL反相器的電壓傳輸特性3.TTL門(mén)電路的主要技術(shù)參數(shù)1.3分立元器件門(mén)電路與集成邏輯門(mén)電路(1)輸出高電平UOH和輸出低電平UOL。

(2)閾值電平UTH。

(3)噪聲容限

1)UOH(min)：輸出高電平下限。

2)UOL(max)：輸出低電平上限。

3)UIH(min)：輸入高電平下限。

4)UIL(max)：輸入低電平上限。

用這4個(gè)參數(shù)區(qū)分輸入、輸出端0和1兩個(gè)不同的狀態(tài)，如圖1?24所示。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-24輸入端噪聲容限圖解(4)扇入、扇出系數(shù)。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路(5)平均傳輸延遲時(shí)間。

若輸入電壓的幅值用UIM表示，輸出電壓的幅值用UOM表示，由圖1?25中看出，tPHL為輸入電壓升至0．5UIM到輸出電壓下降到0．5UOM所需的時(shí)間，稱為輸出由高電平到低電平的傳輸延遲時(shí)間；tPLH為輸出由低電平到高電平的傳輸延遲時(shí)間，平均延遲時(shí)間為

4.輸入特性TTL門(mén)電路中，若某一個(gè)輸入端經(jīng)過(guò)一個(gè)電阻Ri接地，當(dāng)Ri＜0.7kΩ時(shí)，其邏輯狀態(tài)相當(dāng)于低電平，通常把0.7kΩ的電阻稱為T(mén)TL門(mén)電路的關(guān)門(mén)電阻，用Roff表示。

5.典型TTL非門(mén)芯片介紹圖1-26是74LS04芯片引腳排列圖。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-25TTL門(mén)電路的傳輸時(shí)間1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-2676LS04引腳排列圖1.3.2.2TTL其他邏輯關(guān)系的門(mén)電路1.3分立元器件門(mén)電路與集成邏輯門(mén)電路在門(mén)電路的定型產(chǎn)品中除了反相器以外，還有與門(mén)、或門(mén)、與非門(mén)、或非門(mén)、與或非門(mén)和異或門(mén)幾種常見(jiàn)的類型。盡管它們邏輯功能各異，但輸入端、端出端的電路結(jié)構(gòu)形式與反相器基本相同，因此前面所講的反相器的特性對(duì)這些門(mén)電路同樣適用。

1.TTL與非門(mén)圖1-27是74系列與非門(mén)的典型電路，它與圖1-22反相器電路的區(qū)別在于輸入端改成多發(fā)射極晶體管。

在圖1?27與非門(mén)電路中，只要A、B當(dāng)中有一個(gè)接低電平，則VT1必有一個(gè)發(fā)射結(jié)導(dǎo)通，并將VT1的基極電位鉗在0．9V(假定UIL＝0．2V，UBE＝0．7V)。這時(shí)VT2和VT3都不導(dǎo)通，輸出為高電平UOH。只有當(dāng)A、B同時(shí)為高電平時(shí)，VT2和VT3才同時(shí)導(dǎo)通，并使輸出為低電平UOL，因此，Y和A、B之間為與非關(guān)系，即Y=。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-27TTL與非門(mén)的典型電路1.3分立元器件門(mén)電路與集成邏輯門(mén)電路表1-16常用的TTL與非門(mén)電路芯片型號(hào)2.TTL或非門(mén)或非門(mén)的典型電路如圖1-28所示，圖中VT、VT和R所組成的電路和VT1、VT2、R1組成的電路完全相同。

可見(jiàn)，或非門(mén)中的或邏輯關(guān)系是通過(guò)將VT2和VT兩個(gè)晶體管的輸出端并聯(lián)來(lái)實(shí)現(xiàn)的，或非門(mén)的輸入端和輸出端電路結(jié)構(gòu)與反相器相同。

3.與或非門(mén)若將圖1-28或非門(mén)電路中的每個(gè)輸入端改用多發(fā)射極晶體管，就得到了圖1-29所示的TTL與或非門(mén)的典型電路。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-28TTL或非門(mén)的典型電路1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-29TTL與或非門(mén)的典型電路4.TTL集電極開(kāi)路門(mén)雖然推挽式輸出電路結(jié)構(gòu)具有輸出電阻低的1.3分立元器件門(mén)電路與集成邏輯門(mén)電路優(yōu)點(diǎn)，但使用時(shí)有一定的局限性。

其次，在采用推挽式輸出級(jí)的門(mén)電路中，只要電源確定(通常規(guī)定工作在+5V)，輸出的高電平也就固定了，因而無(wú)法滿足對(duì)不同輸出高低電平的需要。此外，推挽式電路結(jié)構(gòu)也不能滿足驅(qū)動(dòng)較大電流、較高電壓的負(fù)載的要求。圖1-30推挽式輸出極并聯(lián)的情況1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-31OC門(mén)的電路結(jié)構(gòu)和邏輯符號(hào)

a)電路圖b)邏輯符號(hào)1.3分立元器件門(mén)電路與集成邏輯門(mén)電路5.三態(tài)輸出門(mén)電路三態(tài)輸出門(mén)(Three-StateOutputGate，簡(jiǎn)稱TS門(mén))是在普通門(mén)電路的基礎(chǔ)上附加控制電路而構(gòu)成的。

圖1?33給出了控制端采用高電平的三態(tài)門(mén)電路及邏輯符號(hào)。圖中，電路的控制端EN為高電平(EN=1)時(shí)，P點(diǎn)為高電平，二極管VD截止，電路的工作狀態(tài)和普通的與非門(mén)沒(méi)有區(qū)別，即Y=，Y可能是高電平也可能是低電平，視A、B的狀態(tài)而定。而當(dāng)控制端EN為低電平時(shí)(EN＝0)，P點(diǎn)為低電平，VT3截止。同時(shí)，二極管VD導(dǎo)通，VT4的基極電位被鉗在0．7V，使VT4截止。由于VT4、VT3同時(shí)截止，所以輸出端呈高阻狀態(tài)。這樣輸出端就有三種可能出現(xiàn)的狀態(tài)：高阻、高電平、低電平，故將這種門(mén)電路稱為三態(tài)輸出門(mén)。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-32OC門(mén)實(shí)現(xiàn)的線與邏輯

a)電路圖b)邏輯符號(hào)1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-33控制端高電平有效的三態(tài)門(mén)

a)電路圖b)邏輯符號(hào)1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-34控制端低電平有效的三態(tài)門(mén)1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-35三態(tài)門(mén)構(gòu)成的總線結(jié)構(gòu)1.3.2.3TTL集成門(mén)電路的使用1.3分立元器件門(mén)電路與集成邏輯門(mén)電路TTL集成門(mén)電路在使用中要注意以下幾個(gè)方面的問(wèn)題。

1.電源電壓TTL門(mén)電路的電源電壓(VCC)應(yīng)滿足在標(biāo)準(zhǔn)5V的范圍內(nèi)，使用時(shí)不能將電源與“地”線顛倒接錯(cuò)，否則會(huì)因電流過(guò)大而毀壞器件。

2.多余輸入端的處理為了避免干擾，增加工作的穩(wěn)定性，應(yīng)根據(jù)邏輯功能的要求對(duì)TTL門(mén)電路的多余輸入端進(jìn)行處理。

1)與非門(mén)(與門(mén))的多余輸入端一般不懸空，而應(yīng)將其接正電源或固定的高電平或與使用的輸入端并聯(lián)，如圖1-36所示。圖1-36與非門(mén)多余輸入端的處理

a)接正電源b)接固定的高電平c)與使用的輸入端并聯(lián)1.3分立元器件門(mén)電路與集成邏輯門(mén)電路2)或非門(mén)(或門(mén))的多余輸入端可以直接接地或者將其通過(guò)電阻接地，也可與使用的輸入端并聯(lián)，如圖1-37所示。圖1-37或非門(mén)多余輸入端的處理

a)直接接地b)通過(guò)電阻接地c)與使用的輸入端并聯(lián)3.輸入及輸出端的使用TTL門(mén)電路的輸入端不能與高于5.5V及低于-0.5V的低內(nèi)阻電源相連，否則低內(nèi)阻電源提供的大電流會(huì)使器件因過(guò)熱損壞；1.3分立元器件門(mén)電路與集成邏輯門(mén)電路電路的輸出端不允許與電源或地短路，否則會(huì)造成器件損壞。

1.3.3CMOS集成門(mén)電路

MOS邏輯門(mén)電路有P溝道型PMOS、N溝道型NMOS和互補(bǔ)型CMOS3種類型。PMOS邏輯門(mén)是MOS邏輯門(mén)電路中的早期產(chǎn)品，其結(jié)構(gòu)簡(jiǎn)單、易于制造、成本低，但其速度慢，且因使用負(fù)電源而不便與TTL門(mén)電路連接。NMOS和CMOS邏輯門(mén)工藝雖然復(fù)雜一些，但速度比PMOS邏輯門(mén)快，且使用正電源，便于與TTL門(mén)電路連接。特別是CMOS邏輯門(mén)具有功耗小、負(fù)載能力強(qiáng)等優(yōu)點(diǎn)，目前被廣泛使用。

1.3.3.1CMOS反相器1.3分立元器件門(mén)電路與集成邏輯門(mén)電路數(shù)字電路中，用高、低電平表示二值邏輯的0和1。在許多邏輯電路中，邏輯0和邏輯1實(shí)際上表示一定的電壓范圍。由5V電源電壓供電的典型CMOS電路中，邏輯0表示電壓范圍為0～1．5V，邏輯1表示3．5～5V。當(dāng)電壓范圍在1．5～3．5V之間時(shí)，邏輯電平不確定（可以是邏輯0或邏輯1）。CMOS電路的電源電壓范圍比較寬，如CC4000系列，電源電壓為3～18V。使用其他電源電壓時(shí)，劃分邏輯電平的范圍與上述類似。

1.MOS場(chǎng)效應(yīng)晶體管(簡(jiǎn)稱MOS管)的開(kāi)關(guān)特性現(xiàn)以N溝道增強(qiáng)型MOS管為例，來(lái)分析MOS管的開(kāi)關(guān)特性。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1?38所示的MOS管開(kāi)關(guān)電路中，當(dāng)輸入電壓ui為低電平且ui＜UT時(shí)（UT為MOS管的開(kāi)啟電壓），由于漏極（D）和源極（S）之間無(wú)導(dǎo)電溝道，MOS管截止，電流iD≈0，UOH≈VDD，漏極和源極之間相當(dāng)于開(kāi)關(guān)斷開(kāi)，其開(kāi)關(guān)等效電路如圖1?39a所示；當(dāng)ui為高電平時(shí)，ui>UT，MOS管導(dǎo)通，溝道的導(dǎo)通電阻RON很小，所以u(píng)o=UOL≈0，漏極和源極之間相當(dāng)于開(kāi)關(guān)閉合，其開(kāi)關(guān)等效電路如圖1?39b所示。圖1-38MOS管開(kāi)關(guān)電路1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-39MOS管開(kāi)關(guān)等效電路

a)截止?fàn)顟B(tài)b)飽和狀態(tài)1.3分立元器件門(mén)電路與集成邏輯門(mén)電路2.CMOS反相器的電路組成及工作原理CMOS反相器由一個(gè)N溝道增強(qiáng)型MOS管(簡(jiǎn)稱NMOS管)VFN和一個(gè)P溝道增強(qiáng)型MOS管(簡(jiǎn)稱PMOS管)VFP以互補(bǔ)對(duì)稱形式組成，兩管的柵極相連作為反相器的輸入端，漏極相連作為反相器的輸出端，如圖1-40所示。

CMOS反相器的工作原理如下：圖1-40CMOS反相器

a)電路圖b)簡(jiǎn)化電路c)開(kāi)關(guān)模型1.3分立元器件門(mén)電路與集成邏輯門(mén)電路3.CMOS反相器的電壓傳輸特性典型的CMOS反相器電壓傳輸特性曲線uo=f(ui)如圖1-41所示，圖中VDD=10V，兩管的開(kāi)啟電壓UTN=|UTP|=UT=2V，由于VDD>UTN+|UTP|，因此，當(dāng)VDD-|UTP|>ui>UTN時(shí)，VFN和VFP兩管同時(shí)導(dǎo)通。

AB段：0<ui<UTN，VFN截止，VFP導(dǎo)通，uo=VDD。圖1-41CMOS反相器的電壓傳輸特性1.3分立元器件門(mén)電路與集成邏輯門(mén)電路1.3.3.2CMOS其他邏輯關(guān)系的門(mén)電路

1.CMOS與非門(mén)圖1-42是兩輸入端的CMOS與非門(mén)電路，它由兩個(gè)N溝道增強(qiáng)型MOS管VFN1、VFN2串聯(lián)，兩個(gè)P溝道增強(qiáng)型MOS管VFP1、VFP2并聯(lián)，每個(gè)輸入端連到一個(gè)VFN管和一個(gè)VFP管的柵極。

n個(gè)輸入的與非門(mén)電路必須有n個(gè)NMOS管串聯(lián)，n個(gè)PMOS管并聯(lián)。

2.CMOS或非門(mén)兩輸入端的CMOS或非門(mén)電路如圖1-43所示，它由兩個(gè)N溝道增強(qiáng)型MOS管并聯(lián)，兩個(gè)P溝道增強(qiáng)型MOS管串聯(lián)。

顯然，n個(gè)輸入的或非門(mén)電路必須有n個(gè)NMOS管并聯(lián)，n個(gè)PMOS管串聯(lián)。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-42CMOS與非門(mén)電路1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-43CMOS或非門(mén)電路3.帶緩沖的CMOS與非門(mén)1.3分立元器件門(mén)電路與集成邏輯門(mén)電路1)使電路的輸出特性不對(duì)稱。

2)使電路的電壓傳輸特性發(fā)生偏移，閾值電壓不再是0.5VDD，因此導(dǎo)致了噪聲容限下降。

不難理解，隨著輸入端數(shù)目的增加，電路結(jié)構(gòu)不對(duì)稱的程度會(huì)變大，因而帶來(lái)的問(wèn)題也會(huì)更突出。一個(gè)較有效的解決辦法就是采用帶緩沖的門(mén)電路。

4.CMOS三態(tài)門(mén)圖1-45是CMOS三態(tài)門(mén)的電路圖和邏輯符號(hào)。

=1，即為高電平VDD時(shí)，VFP2、VFN2均截止，Y與地和電源都斷開(kāi)，輸出呈現(xiàn)為高阻狀態(tài)，用Y=Z來(lái)表示。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-44帶緩沖級(jí)的二輸入端與非門(mén)電路1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-45CMOS三態(tài)門(mén)

a)電路圖b)邏輯符號(hào)1.3分立元器件門(mén)電路與集成邏輯門(mén)電路5.CMOS傳輸門(mén)MOS場(chǎng)效應(yīng)管的輸出特性在原點(diǎn)附近呈線性對(duì)稱關(guān)系，因而它們常用作模擬開(kāi)關(guān)。圖1-46CMOS傳輸門(mén)及模擬開(kāi)關(guān)

a)電路圖b)邏輯符號(hào)c)模擬開(kāi)關(guān)6.CMOS漏極開(kāi)路門(mén)(OD門(mén))圖1-47是CMOS漏極開(kāi)路門(mén)的電路。

CMOS漏極開(kāi)路門(mén)的特點(diǎn)：

1)輸出MOS管的漏極是開(kāi)路的。

2)輸出端可以實(shí)現(xiàn)線與功能。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-47CMOS漏極開(kāi)路門(mén)1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-48漏極開(kāi)路門(mén)線與連接3)可以用來(lái)實(shí)現(xiàn)邏輯電平變換。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路1.3.3.3CMOS邏輯門(mén)電路產(chǎn)品系列主要特點(diǎn)和使用中應(yīng)注意的幾個(gè)問(wèn)題

1.CMOS邏輯門(mén)電路的主要特點(diǎn)

(1)功耗極低。

(2)電源電壓范圍寬。

(3)抗干擾能力強(qiáng)。

(4)邏輯擺幅大。

(5)輸入電阻極高。

(6)扇出能力強(qiáng)。

另外，它還有集成度高、溫度穩(wěn)定性好、抗輻射能力強(qiáng)、成本低的優(yōu)點(diǎn)。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路2.CMOS邏輯電路使用中應(yīng)注意的幾個(gè)問(wèn)題CMOS邏輯門(mén)電路的輸入端，雖然都設(shè)置了二極管保護(hù)網(wǎng)絡(luò)，但它所能承受的靜電電壓和脈動(dòng)功率仍然有一定限度。

(1)注意輸入端的靜電防護(hù)。

(2)注意輸入電路的過(guò)流保護(hù)。

(3)注意電源電壓極性，防止輸出端短路。

(4)注意電路輸出端的使用。

(5)多余輸入端的處理。圖1-49CMOS邏輯門(mén)電路多余輸入端的處理

a)接電源或高電平b)接地()或低電平c)與使用端并聯(lián)1.3分立元器件門(mén)電路與集成邏輯門(mén)電路3.TTL與CMOS邏輯門(mén)電路的接口在TTL與CMOS兩種電路并存的情況下，經(jīng)常會(huì)遇到將兩種電路互相對(duì)接的問(wèn)題，即接口問(wèn)題。

UOH(min)≥UIH(min)

(1)TTL邏輯門(mén)電路驅(qū)動(dòng)CMOS邏輯門(mén)電路。圖1-50TTL-CMOS邏輯門(mén)電路的接口

a)電源==5Vb)與不同c)用專用CMOS電平轉(zhuǎn)移器1.3分立元器件門(mén)電路與集成邏輯門(mén)電路(2)CMOS邏輯門(mén)電路驅(qū)動(dòng)TTL邏輯門(mén)電路。圖1-51CMOS-TTL電路的接口

a)將與非門(mén)電路并聯(lián)使用b)將或非門(mén)電路并聯(lián)使用c)增加一級(jí)CMOS驅(qū)動(dòng)器(1)數(shù)制和碼制的部分主要介紹了十進(jìn)制數(shù)、八進(jìn)制數(shù)、十六進(jìn)制數(shù)的計(jì)數(shù)規(guī)則以及它們之間的相互轉(zhuǎn)換方法和常用的8421BCD碼1.3分立元器件門(mén)電路與集成邏輯門(mén)電路。

(2)邏輯代數(shù)的基本知識(shí)以及基本公式和定理中主要介紹了邏輯函數(shù)是一種二值量，反映的是兩種不同的狀態(tài)，常用0和1來(lái)表示。

(3)邏輯函數(shù)的常用表示方法有真值表、邏輯函數(shù)表達(dá)式、卡諾圖、邏輯圖以及波形圖。

(4)邏輯函數(shù)的公式法化簡(jiǎn)和卡諾圖法化簡(jiǎn)最終的結(jié)果通常要求的是求出最簡(jiǎn)與或表達(dá)式。

(5)按制造工藝的不同，集成邏輯門(mén)電路分為雙極型邏輯門(mén)電路和單極型邏輯門(mén)電路兩大類。

在雙極型邏輯門(mén)電路中，不論哪一種邏輯門(mén)電路，其中的關(guān)鍵器件是二極管和晶體管。影響它們開(kāi)關(guān)速度的主要因素是器件內(nèi)部的電荷存儲(chǔ)和消散的時(shí)間。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路(6)門(mén)電路是構(gòu)成各種復(fù)雜數(shù)字邏輯電路的基本單元，掌握各種門(mén)電路的邏輯功能及集成電路的電氣特性，對(duì)于正確使用數(shù)字集成電路十分必要。

復(fù)習(xí)思考題

1.數(shù)字信號(hào)與模擬信號(hào)有哪些區(qū)別？

2.將下列二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)：

(1)(101)2

3.將下列十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)：

(1)(12)10

4.將下列十進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)：

(1)(13)10

1.3分立元器件門(mén)電路與集成邏輯門(mén)電路5.什么是與邏輯關(guān)系？什么是或邏輯關(guān)系？什么是非邏輯關(guān)系？請(qǐng)各舉出兩個(gè)例子。

6.列出下列邏輯函數(shù)的真值表并畫(huà)出邏輯圖

(1)F=+B

7.試由下列F的真值表(見(jiàn)表1-17)寫(xiě)出它的與或邏輯函數(shù)表達(dá)式。表1-17題7中F的真值表8.數(shù)字電路中晶體管一般工作在什么狀態(tài)？

9.根據(jù)圖1-52a、b、c、d電路示意圖寫(xiě)出輸入變量A、B、C、D與輸出變量Y之間的邏輯表達(dá)式。1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-52題9圖10.TTL門(mén)電路規(guī)定高電平多少伏？低電平多少伏？CMOS邏輯門(mén)電路又是多少伏？

11.TTL門(mén)電路工作電壓多少伏？CMOS邏輯門(mén)電路又是多少伏？1.3分立元器件門(mén)電路與集成邏輯門(mén)電路12.CMOS邏輯門(mén)電路有什么特點(diǎn)？為什么小規(guī)模數(shù)字電子電路首選CMOS器件？

13.OC門(mén)電路結(jié)構(gòu)有什么特點(diǎn)？OC門(mén)怎樣應(yīng)用？

14.什么是高阻態(tài)？何種門(mén)電路有高阻態(tài)？這種門(mén)電路怎樣應(yīng)用？

15.如果將與非門(mén)、或非門(mén)、異或門(mén)用于反相器使用，則輸入端將如何連接？

16.用與非門(mén)實(shí)現(xiàn)下列邏輯函數(shù)：

(1)Y=AB+C

(2)Y=AB+BC+CA

(3)Y=(+B)(A+)B

17.用公式化簡(jiǎn)下列函數(shù)：

(1)Y=A+ABCD+BC+C1.3分立元器件門(mén)電路與集成邏輯門(mén)電路(2)Y=(A+B+C)(++)

(3)Y=C+++ABC

(4)Y=ABC+C+BD

(5)Y=+D+E

18.通過(guò)卡諾圖化簡(jiǎn)法，將下列函數(shù)寫(xiě)成最小項(xiàng)表達(dá)式形式：

(1)F=BC++BC

(2)F=+B+D

19.用卡諾圖化簡(jiǎn)法，將下列函數(shù)化為最簡(jiǎn)與或式：

(1)Y=+++

(2)Y=+C++ABC

(3)Y=++D+C+BD

(4)Y(A,B,C)=∑m(0,1,2,5,6)1.3分立元器件門(mén)電路與集成邏輯門(mén)電路(5)Y(A,B,C,D)=∑m(0,1,2,8,9,10)

(6)Y(A,B,C,D)=∑m(0,1,2,3,4,6,9,10,11,12,13,14,15)

20.什么叫約束項(xiàng)？在卡諾圖化簡(jiǎn)中如何處理約束項(xiàng)？

21.用卡諾圖化簡(jiǎn)法將下列具有約束項(xiàng)的邏輯函數(shù)Y化簡(jiǎn)為最簡(jiǎn)與或式：

(1)Y(A,B,C)=∑m(0,6)+∑d(2,4)

(2)Y(A,B,C,D)=∑m(1,3,5,10,14)+∑d(0,2,9,11,13,15)

22.寫(xiě)出圖1-53a、b、c、d中各CMOS邏輯門(mén)電路的邏輯表達(dá)式。圖1-53題22圖1.3分立元器件門(mén)電路與集成邏輯門(mén)電路23.寫(xiě)出圖1-54中各TTL邏輯門(mén)電路的邏輯表達(dá)式。

24.設(shè)4個(gè)電路輸入均為A、B，輸出信號(hào)分別為Y1,圖1-54題23圖1.3分立元器件門(mén)電路與集成邏輯門(mén)電路圖1-55題24圖25.回答下列問(wèn)題：1.3分立元器件門(mén)電路與集成邏輯門(mén)電路(1)AA=?

(5)A☉A=？第2章組合邏輯電路2.1組合邏輯電路的分析與設(shè)計(jì)

2.2組合邏輯器件

1.1路-4路數(shù)據(jù)分配器圖2-48是1路-4路數(shù)據(jù)分配器的邏輯圖，D為數(shù)據(jù)輸入端，A1、A0為地址輸入端，Y3、Y2、Y1、Y0為數(shù)據(jù)輸出端。

2.3組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)

2.4應(yīng)用實(shí)例——譯碼器用于燈光控制2.1組合邏輯電路的分析與設(shè)計(jì)圖2-1組合邏輯電路示意圖(１)輸出、輸入之間沒(méi)有反饋延遲通路。

(２)電路中不含記憶元器件。2.1組合邏輯電路的分析與設(shè)計(jì)邏輯函數(shù)表達(dá)式、真值表、邏輯圖、卡諾圖和波形圖是描述組合邏輯電路功能的常用表示方法，它們?cè)诮M合邏輯電路的分析和設(shè)計(jì)中具有各自的特點(diǎn)和優(yōu)勢(shì)。

(1)邏輯函數(shù)表達(dá)式。

(2)真值表。

(3)邏輯圖。

(4)卡諾圖。

(5)波形圖。

一般在小規(guī)模集成電路中用邏輯函數(shù)表達(dá)式的居多；在中規(guī)模集成電路中通常用真值表或功能表。

2.1.1組合邏輯電路的分析方法2.1組合邏輯電路的分析與設(shè)計(jì)組合邏輯電路的分析是指已知組合邏輯電路，找出輸出量與輸入變量之間的邏輯關(guān)系，了解電路所具有的邏輯功能，并對(duì)給定的邏輯電路是否合理進(jìn)行評(píng)價(jià)。

(1)根據(jù)已知的邏輯圖，從輸入到輸出逐級(jí)寫(xiě)出各邏輯門(mén)所對(duì)應(yīng)的邏輯函數(shù)表達(dá)式，從而寫(xiě)出整個(gè)邏輯電路的輸出函數(shù)對(duì)輸入變量的邏輯函數(shù)表達(dá)式。

(2)對(duì)寫(xiě)出的邏輯函數(shù)表達(dá)式進(jìn)行化簡(jiǎn)。

(3)列出真值表,分析說(shuō)明其邏輯功能。

例2-1分析如圖2-2所示組合邏輯電路的功能。

解：1)寫(xiě)出邏輯函數(shù)表達(dá)式

2)化簡(jiǎn)

3)列真值表，如表2-1所示。2.1組合邏輯電路的分析與設(shè)計(jì)表2-1例2-1的真值表例2-2分析如圖2-3所示組合邏輯電路的功能。2.1組合邏輯電路的分析與設(shè)計(jì)圖2-2例2-1的邏輯電路2.1組合邏輯電路的分析與設(shè)計(jì)圖2-3例2-2的邏輯電路解：1)寫(xiě)出邏輯函數(shù)表達(dá)式

Y==

2)化簡(jiǎn)

=2.1組合邏輯電路的分析與設(shè)計(jì)３)確定邏輯功能。

從這個(gè)例題可見(jiàn)，如果邏輯函數(shù)表達(dá)式比較簡(jiǎn)單，就可以不列真值表，也就是說(shuō)組合邏輯電路的分析步驟不是一成不變的，可以根據(jù)實(shí)際情況靈活應(yīng)用。

例2-3分析如圖2-4所示組合邏輯電路的功能。圖2-4例2-3的邏輯電路解：1)寫(xiě)出邏輯函數(shù)表達(dá)式2.1組合邏輯電路的分析與設(shè)計(jì)2)化簡(jiǎn)

3)列真值表，如表2-2所示。表2-2例2-3的真值表2.1組合邏輯電路的分析與設(shè)計(jì)圖2-5例2-3的最終邏輯電路及仿真圖

a)仿真電路及邏輯關(guān)系式b)最簡(jiǎn)邏輯式及最簡(jiǎn)邏輯電路c)最終邏輯電路2.1組合邏輯電路的分析與設(shè)計(jì)2.1.2組合邏輯電路的設(shè)計(jì)方法

組合邏輯電路的設(shè)計(jì)是根據(jù)實(shí)際的邏輯問(wèn)題，從給定的邏輯功能要求出發(fā)，設(shè)計(jì)出滿足該功能要求的最佳組合邏輯電路。所謂最佳電路，是指設(shè)計(jì)的電路所用到的器件數(shù)最少、器件種類最少且器件間連線也最少。組合邏輯電路的基本設(shè)計(jì)步驟分為4步：

(1)進(jìn)行邏輯抽象。

(2)根據(jù)真值表寫(xiě)出邏輯函數(shù)標(biāo)準(zhǔn)與或表達(dá)式。

(3)化簡(jiǎn)邏輯函數(shù)表達(dá)式為最簡(jiǎn)式(采用公式法或卡諾圖法進(jìn)行化簡(jiǎn))，并變換成實(shí)際要求的邏輯函數(shù)表達(dá)式形式。

(４)根據(jù)最后的邏輯函數(shù)表達(dá)式畫(huà)出相應(yīng)的邏輯電路圖。2.1組合邏輯電路的分析與設(shè)計(jì)例2-4用與非門(mén)設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來(lái)確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。

解：1)分析設(shè)計(jì)要求，設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表(見(jiàn)表2-3)。表2-3例2-4的真值表2)寫(xiě)出邏輯函數(shù)標(biāo)準(zhǔn)與或表達(dá)式

3)將邏輯函數(shù)化簡(jiǎn)，并變換成與非表達(dá)式。

將上式變換成與非表達(dá)式為2.1組合邏輯電路的分析與設(shè)計(jì)4)根據(jù)輸出邏輯函數(shù)表達(dá)式畫(huà)邏輯圖，如圖2-7所示。圖2-6例2-4的卡諾圖2.1組合邏輯電路的分析與設(shè)計(jì)圖2-7例2-4的邏輯電路例2-5某設(shè)備有開(kāi)關(guān)A、B、C，要求僅在開(kāi)關(guān)A接通的條件下，2.1組合邏輯電路的分析與設(shè)計(jì)開(kāi)關(guān)B才能接通；開(kāi)關(guān)C僅在開(kāi)關(guān)B接通的條件下才能接通。違反這一規(guī)程，則發(fā)出報(bào)警信號(hào)。設(shè)計(jì)一個(gè)由與非門(mén)組成的能實(shí)現(xiàn)這一功能的報(bào)警控制電路。

解：1)由題意可知，該報(bào)警電路的輸入變量是3個(gè)開(kāi)關(guān)A、B、C的狀態(tài)。設(shè)開(kāi)關(guān)接通用1表示，開(kāi)關(guān)斷開(kāi)用0表示。設(shè)該電路的輸出報(bào)警信號(hào)為F，F(xiàn)為1表示報(bào)警，F(xiàn)為0表示不報(bào)警。

根據(jù)題目所表明的邏輯關(guān)系和上述假設(shè)，可列出真值表，如表2?4所示。表2-4例2-5的真值表2.1組合邏輯電路的分析與設(shè)計(jì)表2-4例2-5的真值表2)根據(jù)真值表畫(huà)的卡諾圖如圖2-8所示。

3)利用卡諾圖對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)，得到最簡(jiǎn)邏輯表達(dá)式

4)根據(jù)邏輯表達(dá)式畫(huà)出邏輯圖，就得到符合題目所要求的控制電路，如圖2-9所示。2.1組合邏輯電路的分析與設(shè)計(jì)圖2-8例2-5的卡諾圖2.1組合邏輯電路的分析與設(shè)計(jì)圖2-9例2-5的邏輯電路例2-6有三個(gè)班學(xué)生上機(jī)，大機(jī)房能容納兩個(gè)班學(xué)生，2.1組合邏輯電路的分析與設(shè)計(jì)小機(jī)房能容納一個(gè)班學(xué)生。設(shè)計(jì)兩個(gè)機(jī)房是否開(kāi)燈的邏輯控制電路，要求如下：

1)一個(gè)班學(xué)生上機(jī)，開(kāi)小機(jī)房的燈。

2)兩個(gè)班學(xué)生上機(jī)，開(kāi)大機(jī)房的燈。

3)三個(gè)班學(xué)生上機(jī)，大小兩機(jī)房均開(kāi)燈。

解：１)確定輸入、輸出變量的個(gè)數(shù)。根據(jù)電路要求，設(shè)輸入變量Ａ、Ｂ、Ｃ分別表示三個(gè)班學(xué)生是否上機(jī)，1表示上機(jī)，０表示不上機(jī)；輸出變量Ｙ、Ｇ分別表示大機(jī)房、小機(jī)房的燈是否亮，１表示亮，０表示滅。

２)列真值表，如表2-5所示。2.1組合邏輯電路的分析與設(shè)計(jì)表2-5例2-6的真值表2.1組合邏輯電路的分析與設(shè)計(jì)圖2-10例2-6的卡諾圖３)化簡(jiǎn)。2.1組合邏輯電路的分析與設(shè)計(jì)G=C+B+A+ABC

4)畫(huà)組合邏輯電路圖。圖2-11例2-6的組合邏輯圖

a)直接實(shí)現(xiàn)的組合邏輯電路b)用與非門(mén)實(shí)現(xiàn)的組合邏輯電路2.2組合邏輯器件2.2.1加法器

2.2.1.1半加器

半加器是只考慮兩個(gè)一位二進(jìn)制加數(shù)本身，而不考慮來(lái)自低位進(jìn)位數(shù)的組合邏輯電路。圖2-12半加器

a)邏輯圖b)邏輯符號(hào)2.2組合邏輯器件表2-6半加器的真值表2.2.1.2全加器

全加器是指不僅考慮兩個(gè)一位二進(jìn)制數(shù)相加，而且還要考慮與來(lái)自相鄰低位的進(jìn)位數(shù)相加的組合邏輯電路。若Ai和Bi分別是第i位二進(jìn)制數(shù)的被加數(shù)和加數(shù)，為相鄰低位的進(jìn)位，Ｓi為本位的和，Ｃi為本位的進(jìn)位。根據(jù)全加器的邏輯功能可列出其真值表如表2?7所示。2.2組合邏輯器件表2-7全加器的真值表2.2組合邏輯器件圖2-13全加器

a)邏輯圖b)邏輯符號(hào)2.2組合邏輯器件圖2-14用與門(mén)和或門(mén)實(shí)現(xiàn)全加器功能2.2組合邏輯器件圖2-15用與或非門(mén)實(shí)現(xiàn)全加器功能2.2.1.3多位加法器2.2組合邏輯器件前面所介紹的半加器和全加器均是一位二進(jìn)制數(shù)的加法器，而在實(shí)際運(yùn)用時(shí)不可能只有一位數(shù)相加。如果有兩個(gè)n位二進(jìn)制數(shù)相加，則需要n位的加法器。n位二進(jìn)制數(shù)相加時(shí)，每一位都是帶進(jìn)位的加法運(yùn)算，所以必須用全加器，這樣構(gòu)成的邏輯電路稱為多位加法器。多位數(shù)的加法器按照進(jìn)位方式的不同其構(gòu)成的方法也不同，有串行進(jìn)位和超前進(jìn)位兩種構(gòu)成形式。下面分別對(duì)其進(jìn)行介紹。

1.串行進(jìn)位加法器可以采用由多個(gè)全加器并行相加串行進(jìn)位的方式來(lái)組成多位加法器，即將低位全加器的進(jìn)位輸出Ci接到高位全加器的進(jìn)位輸入端。2.2組合邏輯器件圖2-164位串行進(jìn)位加法器2.超前進(jìn)位加法器為了克服串行進(jìn)位加法器運(yùn)算速度比較慢的缺點(diǎn)，產(chǎn)生了一種運(yùn)算速度更快的加法器——超前進(jìn)位加法器。

以4位超前進(jìn)位加法器為例進(jìn)行說(shuō)明。假設(shè)進(jìn)位生成項(xiàng)為Gi=AiBi，進(jìn)位傳遞條件為AiBi，則進(jìn)位表達(dá)式及和的表達(dá)式為2.2組合邏輯器件圖2-174位超前進(jìn)位加法器2.2組合邏輯器件圖2-184位超前進(jìn)位加法器引腳排列

a)CT74LS283b)CC40083.加法器的應(yīng)用加法器除了用來(lái)實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來(lái)設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。

例2-7設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，將8421BCD碼轉(zhuǎn)換為余3碼。2.2組合邏輯器件解：根據(jù)余3碼的編碼規(guī)律，對(duì)應(yīng)于同一十進(jìn)制數(shù)，余3碼總是比8421BCD碼多了對(duì)應(yīng)于十進(jìn)制數(shù)的3，即0011。

設(shè)余3碼為Y3Y2Y1Y0，8421BCD碼為ABCD，則有圖2-19例2-7的代碼轉(zhuǎn)換電路2.2組合邏輯器件2.2.2數(shù)值比較器

在數(shù)字系統(tǒng)中，特別是在計(jì)算機(jī)中，經(jīng)常需要對(duì)兩個(gè)數(shù)的大小進(jìn)行比較，然后根據(jù)比較結(jié)果轉(zhuǎn)向執(zhí)行某種操作。具有對(duì)兩個(gè)位數(shù)相同的二進(jìn)制數(shù)A、B進(jìn)行比較的邏輯電路稱為數(shù)值比較器。其比較結(jié)果有A＞B、A＜B和A＝B3種可能性。

2.2.2.1一位數(shù)值比較器

一位數(shù)值比較器是多位數(shù)值比較器的基礎(chǔ)。兩個(gè)一位二進(jìn)制數(shù)A和B的比較，輸入變量是兩個(gè)要進(jìn)行比較的數(shù)Ａ和Ｂ，輸出變量YA＞B、YA＜B、YA＝B分別表示A＞B、A＜B和B3種比較結(jié)果，其真值表如表2?8所示。2.2組合邏輯器件表2-8一位數(shù)值比較器的真值表圖2-20一位數(shù)值比較器邏輯電路2.2組合邏輯器件2.2.2.2多位數(shù)值比較器

以兩個(gè)4位二進(jìn)制數(shù)為例，對(duì)多位數(shù)值比較器的工作原理進(jìn)行分析。圖2-2174LS85的引腳排列2.2組合邏輯器件表2-974LS85功能表圖2-223片74LS85擴(kuò)展成12位數(shù)值比較器2.2.3編碼器與譯碼器及顯示電路2.2組合邏輯器件2.2.3.1編碼器

所謂編碼就是將輸入信號(hào)（即輸入的每一個(gè)高、低電平）轉(zhuǎn)換成二進(jìn)制代碼的過(guò)程。實(shí)現(xiàn)編碼操作的數(shù)字電路稱為編碼器。按照編碼方式不同，編碼器可分為普通編碼器和優(yōu)先編碼器；按照輸出代碼種類的不同，可分為二進(jìn)制編碼器和非二進(jìn)制編碼器(常用二?十進(jìn)制編碼器)。

1.二進(jìn)制編碼器用n位二進(jìn)制數(shù)來(lái)表示N個(gè)輸入信號(hào)，滿足Ｎ＝２n的編碼電路稱為二進(jìn)制編碼器。

若編碼器輸入為4個(gè)信號(hào)，輸出為2位代碼，則稱為4線?2線編碼器。2.2組合邏輯器件表2-10編碼真值表2.二-十進(jìn)制編碼器二-十進(jìn)制編碼器是指用4位二進(jìn)制代碼表示一位十進(jìn)制數(shù)的編碼電路，也稱10線-４線編碼器。

由圖2?24可以寫(xiě)出各輸出變量的邏輯函數(shù)表達(dá)式為2.2組合邏輯器件圖2-234線-2線編碼器電路2.2組合邏輯器件圖2-248421BCD碼編碼器邏輯圖2.2組合邏輯器件表2-118421BCD碼編碼器真值表3.優(yōu)先編碼器優(yōu)先編碼器是多個(gè)輸入端同時(shí)有信號(hào)輸入時(shí)，電路只對(duì)其中優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼。2.2組合邏輯器件常用的優(yōu)先編碼器有8線?3線集成優(yōu)先編碼器，常見(jiàn)型號(hào)為54?74148、54?74LS148，10線?4線集成優(yōu)先編碼器常見(jiàn)型號(hào)為54?74147、54?74LS147，下面以8線?3線集成優(yōu)先編碼器74LS148為例進(jìn)行說(shuō)明。其引腳排列圖及邏輯功能示意圖如圖2?25所示。表2?12是其功能表。圖2-2574LS148優(yōu)先編碼器

a)74LS148引腳排列b)74LS148邏輯功能示意圖2.2組合邏輯器件表2-12優(yōu)先編碼器74LS148的功能表2.2組合邏輯器件圖2-2616線-4線優(yōu)先編碼器2.2.3.2譯碼器2.2組合邏輯器件譯碼是編碼的逆過(guò)程，即將輸入二進(jìn)制代碼譯成對(duì)應(yīng)的一個(gè)特定的輸出高、低電平信號(hào)。能完成譯碼功能的數(shù)字電路稱為譯碼器。譯碼器分為變量譯碼器和顯示譯碼器。變量譯碼器常用的有二進(jìn)制譯碼器和二?十進(jìn)制譯碼器，顯示譯碼器常用的是7段顯示譯碼器，顯示器按材料分為發(fā)光二極管顯示器、液晶顯示器等。

1.二進(jìn)制譯碼器二進(jìn)制譯碼器是可將輸入的二進(jìn)制代碼翻譯成對(duì)應(yīng)的高、低電平輸出的譯碼器。

常用的二進(jìn)制譯碼器有3線?8線譯碼器，如TTL系列中的54/74LS138、CMOS系列中的54/74HC138、54/74HCT138；雙2線?4線譯碼器，如54/74LS139、54/74HC139；4線?16線譯碼器，如54/74LS154、54/74HC154、54/74HC4514等。圖2?27a、b所示為74LS138的引腳排列和邏輯功能，其功能如表2?13所示。2.2組合邏輯器件圖2-2774LS138引腳排列和邏輯功能

a)引腳排列b)邏輯功能2.2組合邏輯器件表2-1374LS138譯碼器功能表例2-8用兩片74LS138實(shí)現(xiàn)一個(gè)4線-16線譯碼器。2.2組合邏輯器件解：由于每片74LS138有8個(gè)輸出端，兩片共有16個(gè)輸出端，但每片只有3個(gè)地址輸入端，所以需利用譯碼器的使能端作為第4位高位地址輸入端。如圖2-28所示，將低位片的2A、2B與高位片的G1連在一起作為A3端，并將低位片的G1接高電平，高位片的2A、2B接地，同時(shí)取兩片的A2、A1、A0即可。圖2-28用兩片74LS138組成4線-16線譯碼器2.2組合邏輯器件例2-9用74LS138譯碼器實(shí)現(xiàn)邏輯函數(shù)Y=+C+B+ABC

解：由表2-13可知，譯碼器的輸出為輸入變量相應(yīng)最小項(xiàng)之反，故先將邏輯函數(shù)式Y(jié)寫(xiě)成最小項(xiàng)之反的形式。

將變量C、B、A分別接74LS138譯碼器的地址變量A2、A1、A0端，則上式變?yōu)閳D2-29例2-9邏輯圖2.2組合邏輯器件2.二-十進(jìn)制譯碼器二-十進(jìn)制譯碼器是一種能將8421BCD代碼譯成10個(gè)有效(高或低)電平輸出信號(hào)的組合邏輯電路，是4線-10線譯碼器。圖2-3074LS42二-十進(jìn)制譯碼器

a)引腳功能b)引腳排列2.2組合邏輯器件3.顯示譯碼器在數(shù)字系統(tǒng)的一些終端和數(shù)字測(cè)量?jī)x表中，為了便于觀察往往需要將數(shù)字量直觀地顯示出來(lái)。表2-148421BCD碼譯碼器74LS42功能表(1)數(shù)碼顯示器。

1)半導(dǎo)體數(shù)碼管。2.2組合邏輯器件7段LED顯示器有共陽(yáng)極和共陰極兩種接法。圖2?31a所示的是共陰極接法7段LED顯示器的引腳排列，共陽(yáng)極接法時(shí)3腳和8腳接正電源。7段字劃a、b、c、d、e、f、g是用條形發(fā)光二極管做成的。圖2?31b和圖2?31c是內(nèi)部接線。圖2?31b是共陰極接法，各發(fā)光二極管的陰極連在一起接低電平，陽(yáng)極分別接顯示譯碼器對(duì)應(yīng)的輸出端，這種顯示器可用輸出高電平有效的顯示譯碼器來(lái)驅(qū)動(dòng)，如74LS48，高電平時(shí)就亮；圖2?31c是共陽(yáng)極接法，各發(fā)光二極管陽(yáng)極連在一起接高電平，陰極分別接顯示譯碼器對(duì)應(yīng)的輸出端，這種顯示器可用輸出低電平有效的顯示譯碼器來(lái)驅(qū)動(dòng)，如74LS46、74LS47，低電平時(shí)就亮。圖中h是為顯示小數(shù)點(diǎn)用的發(fā)光二極管，若需顯示小數(shù)點(diǎn)，則只需在5腳上接固定的高或低電平即可，不用時(shí)5腳可懸空。2.2組合邏輯器件常用的共陰極7段LED顯示器有BS201、BS202、BS207等；常用的共陽(yáng)極7段LED顯示器有BS204、BS206等。圖2-317段LED數(shù)碼顯示器

a)共陰極LED引腳排列b)共陰極LED內(nèi)部接線c)共陽(yáng)極LED內(nèi)部接線2.2組合邏輯器件2)液晶顯示器。圖2-32液晶顯示器的結(jié)構(gòu)和符號(hào)

a)末加電場(chǎng)時(shí)b)加電場(chǎng)時(shí)c)符號(hào)2.2組合邏輯器件圖2-33用異或門(mén)驅(qū)動(dòng)液晶顯示器

a)電路圖b)波形圖2.2組合邏輯器件圖2-34一位7段液晶顯示器驅(qū)動(dòng)電路的邏輯圖(2)7段顯示譯碼器。2.2組合邏輯器件圖2-3574LS48的引腳排列1)共陰極LED數(shù)碼管顯示譯碼器。2.2組合邏輯器件由功能表可以看出，為了增強(qiáng)器件的功能，在74LS48中還設(shè)置了一些輔助端。這些輔助端的功能如下。

①試燈輸入端：低電平有效。當(dāng)=0，/=1時(shí)，數(shù)碼管的7段應(yīng)全亮，與輸入的譯碼信號(hào)無(wú)關(guān)。本輸入端用于測(cè)試數(shù)碼管的好壞。2.2組合邏輯器件表2-157段顯示譯碼器74LS48的功能表②動(dòng)態(tài)滅零輸入端：低電平有效。2.2組合邏輯器件當(dāng)=1，=0，且譯碼輸入全為0時(shí)，該位輸出不顯示，即0字被熄滅，用來(lái)動(dòng)態(tài)滅零；當(dāng)譯碼輸入不全為0時(shí)，該位正常顯示。圖2-36為用7段顯示譯碼器74LS48驅(qū)動(dòng)一位數(shù)碼顯示器的電路。圖2-36共陰極LED數(shù)碼管與譯碼器的連接圖2.2組合邏輯器件③滅燈輸入/動(dòng)態(tài)滅零輸出端/：這是一個(gè)特殊的端鈕，有時(shí)用作輸入，有時(shí)用作輸出。當(dāng)/作為輸入使用，且==0時(shí)，數(shù)碼管7段全滅，與譯碼輸入無(wú)關(guān)。當(dāng)/作為輸出使用時(shí)，受控于和，即當(dāng)=1且=0時(shí)，/=0，為控制低位滅零信號(hào)，主要用于顯示多位數(shù)字時(shí)，進(jìn)行多個(gè)譯碼器之間滅零控制的連接；若0,接低位的，且低位為零，則低位零被熄滅。

圖2?37給出6位數(shù)碼顯示系統(tǒng)滅零控制的連接方法。只要把整數(shù)部分高位的/與低位的相連，小數(shù)部分低位的/與高位的相連，整數(shù)部分最高位的及小數(shù)部分最低位的接低電平，即可把前后無(wú)須顯示的多余的零熄滅掉。2.2組合邏輯器件圖2-37有滅零控制功能的6位數(shù)碼顯示系統(tǒng)2)共陽(yáng)極LED數(shù)碼管顯示譯碼器。2.2組合邏輯器件圖2-38共陽(yáng)極LED數(shù)碼管與譯碼器的連接圖2.2組合邏輯器件圖2-3974LS148微控制器報(bào)警編碼電路4.應(yīng)用實(shí)例2.2組合邏輯器件(1)微控制器報(bào)警編碼電路。圖2-40四輸入變量譯碼器用于存儲(chǔ)器的地址譯碼2.2組合邏輯器件(2)存儲(chǔ)器地址譯碼電路。

2.2.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器

2.2.4.1數(shù)據(jù)選擇器

1.工作原理數(shù)據(jù)選擇器(Multiplexer,MUX)，又稱多路開(kāi)關(guān)，是一種按要求從多路輸入數(shù)據(jù)中選擇一路輸出的組合邏輯電路。圖2-41數(shù)據(jù)選擇器(單刀

多擲開(kāi)關(guān))示意圖2.2組合邏輯器件圖2-424選1數(shù)據(jù)選擇器

a)邏輯圖b)符號(hào)圖2.2組合邏輯器件表2-164選1數(shù)據(jù)選擇器功能表2.2組合邏輯器件圖2-4374LS153引腳排列2.集成數(shù)據(jù)選擇器數(shù)據(jù)選擇器的芯片種類很多，常用的有4選1，2.2組合邏輯器件如74LS153、74LS253、54153、HC253；8選1，如74LS151、54151、HC251；16選1、如74LS150等。圖2-4474LS151引腳排列2.2組合邏輯器件3.數(shù)據(jù)選擇器的擴(kuò)展

例2-10用兩片74LS151連接成一個(gè)16選1的數(shù)據(jù)選擇器。

解：16選1數(shù)據(jù)選擇器的地址輸入端應(yīng)有4位A3A2A1A0，最高位A3的輸入可以由兩片8選1數(shù)據(jù)選擇器的控制端接非門(mén)來(lái)實(shí)現(xiàn)，低3位地址輸入端由兩片74LS151的地址輸入端相連而成，連接圖如圖2-45所示。當(dāng)A3=0時(shí)，由表2-17知，低位片74LS151工作，高位片截止，根據(jù)地址控制信號(hào)A3A2A1A0選擇數(shù)據(jù)D0～D7輸出；A3=1時(shí)，高位片74LS151工作，低位片截至，選擇D8～D15輸出。2.2組合邏輯器件表2-1774LS151的功能表2.2組合邏輯器件圖2-45例2-10的連接圖4.用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)由前節(jié)分析可知數(shù)據(jù)選擇器的主要特點(diǎn)如下。2.2組合邏輯器件(1)具有標(biāo)準(zhǔn)與或表達(dá)式的形式。

(2)提供了地址變量的全部最小項(xiàng)。

(3)一般情況下，Di可以當(dāng)作一個(gè)變量處理。

因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成，所以，利用數(shù)據(jù)選擇器的輸入Di來(lái)選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。

例2-11試用8選1數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù)

解：把邏輯函數(shù)表達(dá)式變換成最小項(xiàng)表達(dá)式：

8選1數(shù)據(jù)選擇器的輸出邏輯函數(shù)表達(dá)式為

2.2.4.2數(shù)據(jù)分配器2.2組合邏輯器件數(shù)據(jù)分配器是數(shù)據(jù)選擇器的反過(guò)程，即將一路輸入數(shù)據(jù)有選擇地分配給任意一個(gè)輸出的組合邏輯電路。數(shù)據(jù)分配器的示意圖如圖2?47所示。根據(jù)輸出端的個(gè)數(shù)，數(shù)據(jù)分配器可分為4路分配器、8路分配器、16路分配器等。圖2-46例2-11邏輯圖2.2組合邏輯器件圖2-47數(shù)據(jù)分配器的示意圖1.1路-4路數(shù)據(jù)分配器圖2-48是1路-4路數(shù)據(jù)分配器的邏輯圖，D為數(shù)據(jù)輸入端，A1、A0為地址輸入端，Y3、Y2、Y1、Y0為數(shù)據(jù)輸出端。圖2-481路-4路數(shù)據(jù)分配器的邏輯圖1.1路-4路數(shù)據(jù)分配器圖2-48是1路-4路數(shù)據(jù)分配器的邏輯圖，D為數(shù)據(jù)輸入端，A1、A0為地址輸入端，Y3、Y2、Y1、Y0為數(shù)據(jù)輸出端。表2-184路選擇器功能表2.集成數(shù)據(jù)分配器及其應(yīng)用

(1)集成數(shù)據(jù)分配器。1.1路-4路數(shù)據(jù)分配器圖2-48是1路-4路數(shù)據(jù)分配器的邏輯圖，D為數(shù)據(jù)輸入端，A1、A0為地址輸入端，Y3、Y2、Y1、Y0為數(shù)據(jù)輸出端。圖2-49用74LS138作為數(shù)據(jù)分配器(2)數(shù)據(jù)分配器的應(yīng)用。1.1路-4路數(shù)據(jù)分配器圖2-48是1路-4路數(shù)據(jù)分配器的邏