基于光纖傳輸?shù)亩嗦稟D轉(zhuǎn)換器設(shè)計(jì)案例基于光纖傳輸?shù)亩嗦稟D轉(zhuǎn)換器設(shè)計(jì)案例 11.1多路AD轉(zhuǎn)換器整體結(jié)構(gòu) 11.2高壓側(cè)采集信號的處理 2 21.2.2V/F轉(zhuǎn)換電路 31.3信號的傳輸 4 41.3.2光電轉(zhuǎn)換接收電路 5 61.4.1等精度頻率測量模塊 61.4.2FIFO緩存模塊 8 1.1多路AD轉(zhuǎn)換器整體結(jié)構(gòu)對電力變壓器的諸如溫度、局部放電等特征量的監(jiān)測都需在高壓側(cè)放置檢測裝置，同時還需將傳感器輸出的電壓、電流等模擬量轉(zhuǎn)化為數(shù)字量，而由于電力變壓器高壓側(cè)強(qiáng)電場和強(qiáng)磁場的存在，很難直接對其進(jìn)行AD轉(zhuǎn)換。考慮到光纖傳輸系統(tǒng)對強(qiáng)電場、強(qiáng)磁場的極佳的抗干擾能力，論文采用高壓側(cè)進(jìn)行信號采集，通過光纖進(jìn)行傳輸，在低壓側(cè)進(jìn)行數(shù)據(jù)處理的方法對電力變壓器高壓側(cè)的多種傳感信號進(jìn)行多路AD轉(zhuǎn)換。F/DF/D轉(zhuǎn)換模塊介I/F轉(zhuǎn)換模塊↓I/F轉(zhuǎn)換模塊I/F轉(zhuǎn)換模塊高壓側(cè)低壓側(cè)Zigbee終端論文以四路信號為例進(jìn)行AD轉(zhuǎn)換設(shè)計(jì)。在高壓側(cè)，對采集到的每一路電流信號進(jìn)行I/F轉(zhuǎn)換，生成對應(yīng)的方波頻率信號，電光轉(zhuǎn)換后通過光纖傳輸。在低壓側(cè)，通過光電轉(zhuǎn)換后，將光信號還原為相應(yīng)的方波頻率信號。利用FPGA同時計(jì)量多路方波頻率信號的頻率值，將計(jì)量結(jié)果緩存至FIFO,再由串□輸出至論文以傳感器輸出電流信號為例，通過采樣電阻對電流信號進(jìn)行采樣。由于傳感器輸出的電流信號通常較小，為mA級信號，因此為使得后續(xù)信號處理電路正常運(yùn)行，還需要對信號進(jìn)行放大。對電流信號采樣電路而言，由于采樣電阻串聯(lián)在原電路中，過大的采樣電阻可能會對原電路的正常運(yùn)行產(chǎn)生影響。同時，由于傳感器輸出電流信號較小，若采樣電阻過小，可能會使得放大后的信號不能足夠大于運(yùn)算放大器的失調(diào)電壓從而影響電路精度。綜上，采用20Ω的采樣電阻。1.2.1信號調(diào)理放大電路經(jīng)過20Ω采樣電阻采樣后，為防止輸入電流過大損壞放大電路，采用限流電阻和反向并聯(lián)的二極管組成保護(hù)電路。采樣到的信號較為微弱，需要將其進(jìn)行放大，但如果僅選擇一級放大器會同時將信號中的噪聲過分放大，因此，本文采壓僅為1μV。采用AD8574-A和AD8574-B組成兩級比例放大電路，同時為保證放大電路的精度，放大器的同相輸入端連接2.5V精準(zhǔn)電壓。電路原理圖如圖4-2所示：k+R4k為了提高精度，AD7740芯片的REFIN管腳連接5V的外部基準(zhǔn)電壓來代替AD7740片內(nèi)的基準(zhǔn)電壓，5V的外部基準(zhǔn)電壓由2.5V精準(zhǔn)電壓經(jīng)過兩倍比例放大后生成。AD7740芯片的時鐘信號通過石英晶振產(chǎn)生，同時外接0.01μAD7740芯片的函數(shù)轉(zhuǎn)換關(guān)系如公式(4-1)所示：V/F轉(zhuǎn)換電路的原理圖如圖4-3所示：NCfouT在零刻度輸入時，芯片F(xiàn)OUT引腳輸出頻率0.1fcLKIN;若輸入達(dá)到輸。因此，可通過所連接外部時鐘來測試系統(tǒng)的誤差。光纖由電絕緣的石英材料制成，因此光纖通信線路對于各種電磁場的干擾具有極強(qiáng)的抵抗能力，而且光纖傳輸還具有低損耗、高速度等優(yōu)點(diǎn)。1.3.1電光轉(zhuǎn)換發(fā)射電路論文選用HFBR-1414TZ光纖發(fā)射器，其典型電路結(jié)構(gòu)如圖4-4所示。八八R?6T32吉OR27由4.2節(jié)可知V/F轉(zhuǎn)換電路的輸出為具有一定頻率的電信號，為實(shí)現(xiàn)光纖傳輸，還需實(shí)現(xiàn)電光信號的轉(zhuǎn)換。由下圖可看出，可以通過控制光纖發(fā)射器內(nèi)的發(fā)光二極管的開斷，將V/F轉(zhuǎn)換輸出的高低電平信號轉(zhuǎn)換為二極管的亮、滅信號。oo□BOTTOMVIEWPIN1I方案如圖4-6所示，光纖發(fā)射器的2、6、7腳經(jīng)500Ω電阻連接5V電源。9013三極管發(fā)射極接地，集電極接HFBR-1414TZ的3腳，基極通過加速電容連3U1.3.2光電轉(zhuǎn)換接收電路論文所選用光電接收器為HFBR-2416TZ,對應(yīng)結(jié)構(gòu)圖如圖4-7所示。8108BOTTOMVIEWR并通過放大器進(jìn)行放大，然后通過圖4-8所示電路進(jìn)行處理。HFBR-2416TZ的2腳輸出的高低電平信號控制9013三極管的開斷，從而高電平為3.3V左右，低電平為0的頻率信號，而后將該頻率信號接入FPGA引腳進(jìn)行測量。對于低壓側(cè)的得到的頻率信號，還需對其進(jìn)行測量，將測得數(shù)據(jù)值進(jìn)行傳輸?，F(xiàn)場可編程門陣列FPGA具有并行處理能力強(qiáng)、時鐘頻率高等優(yōu)點(diǎn)，可同步采集多路頻率信號進(jìn)行測量。因此，本文以同步采集四路頻率信號為例，基于FPGA硬件平臺，結(jié)合QuartusⅡ軟件編程，實(shí)現(xiàn)頻率計(jì)量和傳輸。本文所選用FPGA芯片EP4CE10F17C8屬于Altera公司CycloneIV系列，擁有10320個邏輯單元，是一款極佳的FPGA芯片。1.4.1等精度頻率測量模塊頻率測量方法主要有三種：脈沖計(jì)數(shù)法、周期測頻法和等精度測頻法，其中后并不開始計(jì)數(shù)，還需等被測信號的上升沿到來才開始計(jì)數(shù)；在預(yù)設(shè)閘門的下降沿到來后，還需等被測信號的上升沿才停止計(jì)數(shù)，這樣閘門信號內(nèi)的被測信號計(jì)數(shù)值可以保證為整數(shù)。等精度測頻法原理圖如圖4-9所示：在實(shí)際閘門范圍內(nèi)，分別計(jì)量標(biāo)準(zhǔn)時鐘和被測信號的個數(shù)，則被測信號的頻率計(jì)算公式為：式中：f,—一標(biāo)準(zhǔn)時鐘頻率/Hz;N,—一實(shí)際閘門信號內(nèi)待測信號計(jì)數(shù)個數(shù)N——實(shí)際閘門信號內(nèi)標(biāo)準(zhǔn)信號計(jì)數(shù)個數(shù)。等精度測頻法的相對誤差為：式中：T,——實(shí)際閘門時間/s。由上式可知，等精度測頻法的相對誤差與被測信號的頻率大小無關(guān)，僅與標(biāo)準(zhǔn)時鐘和實(shí)際閘門時間的大小有關(guān)，因此，在標(biāo)準(zhǔn)時鐘一定的情況下，應(yīng)盡量增大實(shí)際閘門信號的時間。利用以上等精度測頻法基本原理，通過verilog硬件編程語言進(jìn)行設(shè)計(jì)，邏輯電路框圖如圖4-10所示。Nt應(yīng)用等精度測頻法需先設(shè)置相應(yīng)的預(yù)設(shè)閘門信號，由公式(4-3)可知，相對誤差與標(biāo)準(zhǔn)頻率和實(shí)際閘門信號的大小有關(guān)。標(biāo)準(zhǔn)信號clk由FPGA的時鐘信號提供，頻率為50MHz,為盡可能減小誤差，用標(biāo)準(zhǔn)時鐘信號進(jìn)行分頻，產(chǎn)生0.02s預(yù)設(shè)閘門信號，每個預(yù)設(shè)閘門信號之間間隔0.001s。在預(yù)設(shè)閘門信號產(chǎn)生后，將預(yù)設(shè)閘門信號同步化到待測時鐘域中，得到實(shí)際閘門信號。在實(shí)際閘門信號內(nèi)，每次標(biāo)準(zhǔn)時鐘信號clk和待測信號clkt的上升沿到來時計(jì)數(shù)值加1,最終在閘門信號的下降沿停止計(jì)數(shù)，鎖存計(jì)數(shù)值，在實(shí)際閘門信號低電平時通過公式(4-2)計(jì)算即可得到待測信號的頻率值。為更好地減小誤差，在等精度頻率測量完成后，對得到的頻率值進(jìn)行取平均。利用時鐘分頻產(chǎn)生0.6s的閘門信號作為采樣周期信號，每個采樣周期信號之間間隔0.002s。在采樣周期信號內(nèi)，每當(dāng)下一次等精度頻率測量實(shí)際閘門信號的上升沿pos_gate_fs到來，將上次計(jì)量完成的20位頻率值數(shù)據(jù)data_fx加入總和，同時計(jì)數(shù)值加1,當(dāng)閘門信號下降沿到來，鎖存總和值和計(jì)數(shù)值，在閘門信號低電平時，求平均值。1.4.2FIFO緩存模塊1)FIFO存儲模塊FIFO模塊的存儲容量是由寬度和深度決定的，寬度為FIFO一次讀寫操作的數(shù)據(jù)位N,深度是指FIFO可以存取的N位數(shù)據(jù)的個數(shù)。所測得頻率值為20位數(shù)據(jù)但為了后續(xù)處理過程中能夠?qū)λ穆沸盘栠M(jìn)行甄別，采取圖4-12所示幀格式：圖4-12數(shù)據(jù)幀格式寬度取40位，頭四位前兩位為每一臺變壓器對應(yīng)序號，后兩位為一臺變壓器每一路信號對應(yīng)的序列號，第16~35位為20位頻率數(shù)據(jù)，最后16位為每一幀之間的分隔符，取0xOd、0x0a。由于僅取四路信號，而且為避免數(shù)據(jù)的延遲，每一次采樣周期結(jié)束后進(jìn)行一次數(shù)據(jù)發(fā)送，這樣沒有必要取很大的深度，這里僅取深度為10。準(zhǔn)確的讀寫指針和有效的存取狀態(tài)標(biāo)志是FIFO能否成功應(yīng)用的關(guān)鍵。空標(biāo)志empty是指FIFO已空時發(fā)送的狀態(tài)標(biāo)識，以阻止FIFO的讀操作從而避免無效數(shù)據(jù)的讀出。滿標(biāo)志full是指FIFO已滿時發(fā)送的狀態(tài)標(biāo)識，以阻止FIFO的寫操作從而避免數(shù)據(jù)的溢出。FIFO的工作原理如圖4-13所示：圖4-13FIFO原理示意圖讀指針rd_p指向下一個要讀出的地址，當(dāng)FIFO收到讀使能信號rdreq,且空信號empty不為1時，將數(shù)據(jù)q讀出，同時讀指針rd_p加1。利用usedw記錄FIFO中的剩余數(shù)據(jù)個數(shù)，寫而未滿時加1,讀而未空時減1,同時發(fā)生讀寫操作時不變。當(dāng)usedw減至0時，給出空標(biāo)志；增至滿時，給圖4-14FIFO緩存模塊圖寫模塊作為四路平均值計(jì)算模塊與FIFO緩存模塊的中間連接模塊，其主要任務(wù)是在一個采樣周期完成后，逐一將20位四路頻率計(jì)算平均值以上文所述40位幀格式存入FIFO緩存模塊。連接圖如圖4-15所示。ffoffoavedataout3[19...avedataout4[19...dataout2[19...wrre圖4-15FIFO寫模塊連接圖平均值計(jì)算模塊一個采樣周期完成，在下一個采樣周期開始的上升沿標(biāo)志pos_gate置1,寫模塊與之相連的ave_done置1。若ave_done為1且FIFO未滿即full不為1,則模塊狀態(tài)轉(zhuǎn)移至WR_1,否則仍停留在IDLE狀態(tài)。在WR_1狀態(tài)，寫使能信號wrreq置1,同時寫入FIFO的數(shù)據(jù)data_to_fifo值寫入FIFO。若FIFO未滿即full不為1,則模塊轉(zhuǎn)移至WR_2,將第二路頻率計(jì)算平均值寫入FIFO。之后WR_3、WR_4也是同樣的道理，在WR_4狀態(tài)完成四路信號寫入后，重新回到IDLE初始狀態(tài)，等待下一3)FIFO讀模塊讀模塊為FIFO緩存模塊與串□發(fā)送模塊的中間連接模塊，其主要任務(wù)是在FIFO寫入后為非空狀態(tài)時，順序讀取四路40位幀，將其分成五組八位數(shù)據(jù)進(jìn)行dataIWIDTH-1...q39..0wrrei圖4-16FIFO讀模塊連接圖連接圖如圖4-16所示。同樣使用狀態(tài)機(jī)的方式進(jìn)行程序編寫，可分為IDLE、不為1即FIFO非空，讀使能信號rdreq置1,讀取一幀數(shù)據(jù)q[39:0]。同時，進(jìn)入下一狀態(tài)DATA_R,讀使能信號清0,停止讀取。而后進(jìn)入下一狀態(tài)DATA_S,串□發(fā)送使能信號send_en置1,串□發(fā)送八位數(shù)據(jù)等于q的前8位q[39-32]。進(jìn)入下一狀態(tài)SEND_1,串□發(fā)送使能信號清0,等待串□發(fā)送結(jié)束信號tx_done。若tx_done置1,上一組8位數(shù)據(jù)發(fā)送結(jié)束，串□發(fā)送使能信號send_en置1,串□發(fā)送八位數(shù)據(jù)等于q[31-24],進(jìn)入下一狀態(tài)SEND_1,重復(fù)上面的步驟，直至清0,若發(fā)送結(jié)束信號tx_done置1,重新回到初始狀態(tài)IDLE。這樣，就完成了一幀數(shù)據(jù)的讀取和傳送，重新進(jìn)入循環(huán)，若FIFO不為空，進(jìn)入新一輪發(fā)送，直1.4.3串□發(fā)送模塊1)異步串行通信對FPGA處理完成的數(shù)據(jù)還需通過ZigBee進(jìn)行傳輸，選用異步串行通信方T數(shù)據(jù)位對數(shù)據(jù)的幀格式和收發(fā)雙方的波特率有所要求。本文采用通用異步收發(fā)傳輸器UART進(jìn)行異步串行通信，其數(shù)據(jù)傳輸格式如圖4-17所示。致。波特率時鐘通過FPGA的時鐘分頻產(chǎn)生，