組合邏輯電路作業(yè)解答第1頁，共56頁。（優(yōu)選）組合邏輯電路作業(yè)解答第2頁，共56頁。解:逐級寫出邏輯函數表達式：=1=1&&&ABCY1Y2P2P1P3將上式中的A、B、C取值000~111，分別求出Y1和Y2，可得出真值表如下頁。3第3頁，共56頁。ABCY1Y20000000110010100110110010101011100111111由表可以看出：該電路實現(xiàn)了一位二進制數全加器功能。其中,A和B分別是被加數和加數，C為相鄰低位來的進位數；Y1為本位和數，Y2為相鄰高位的進位數。4第4頁，共56頁。3-2分析題圖3-2所示電路，要求：寫出輸出邏輯函數表達式，列出真值表，并總結電路功能。=1=1ABCF=1D5第5頁，共56頁。P1P3=1=1ABCF=1D解：逐級寫出邏輯函數表達式：將上式中的A、B、C、D取值0000~1111，求出F，可得出真值表如下頁表。由表可見：

當輸入A、B、C、D中含有偶數個“0”時，輸出F=1；而當輸入A、B、C、D中含有奇數個“0”時,輸出F=0。即該電路完成輸入二進制序列中“0”碼個數的奇偶性。6第6頁，共56頁。ABCDA⊙BC⊙DFABCDA⊙BC⊙DF00001111000010000110010010010010100101000100111111011010010001011001110101001110110001100011110100011101011111117第7頁，共56頁。3-3分析題圖3-3所示電路，要求：寫出X、Y、Z邏輯表達式，列出真值表，畫出卡若圖，并總結電路功能。11&≥1&&&ABXYZ8第8頁，共56頁。解：由圖從輸入信號出發(fā)，寫出輸出

X、Y、Z的邏輯函數表達式：11&≥1&&&ABXYZ將上式中的A、B取值00~11，分別求出X、Y、Z，可得出真值表如下頁表。9第9頁，共56頁。輸入輸出ABX=ABY=A⊙BZ=AB00010011001000111010由表可以看出：該電路實現(xiàn)了一位數值比較器的功能：當A<B時，輸出X=1；當A=B時，輸出Y=1；當A>B時，輸出Z=1。10第10頁，共56頁。3-5用與非門設計下列函數，允許反變量輸入。⑴F(A,B,C,D)=∑m(1,2,3,7,8,11)+∑d(0,9,10,12,13)⑵F(A,B,C,D)=∏M(0,2,4,5,9,10,13,14)⑶F(A,B,C,D)=AB+ACD+AC+BC11第11頁，共56頁。解：⑴F(A,B,C,D)=∑m(1,2,3,7,8,11)+∑d(0,9,10,12,13)0001111000××1011××11111101×ABFCD&&12第12頁，共56頁。解：⑵F(A,B,C,D)=∏M(0,2,4,5,9,10,13,14)00011110000011011000111111100100ABFCD&&&&&13第13頁，共56頁。解：⑶F(A,B,C,D)=AB+ACD+AC+BC000111100010111111111101111ABFCD&&&14第14頁，共56頁。3-6用與非門設計能實現(xiàn)下列功能的組合電路。⑴三變量表決電路—輸出與多數變量的狀態(tài)一致；⑵四變量判奇電路—4個變量中有奇數個1時，輸出為1，否則輸出為0；⑶運算電路—當K=1時，實現(xiàn)一位全加器功能，當K=0時，實現(xiàn)一位全減器功能。注意：三變量表決電路在課件上已有例子。略15第15頁，共56頁。解:⑵四變量判奇電路ABCDFABCDF00000100010001110010001011010000110101110100111000010101101101100111010111111110000111100011011111111011ABFCD16第16頁，共56頁。17第17頁，共56頁。&F&&&&&&&&18第18頁，共56頁。解：⑶運算電路：當K=1時，設變量A,B,C分別代表被加數、和數及進位數，變量F,Y分別代表和數及進位數；當K=0時，設A,B,C三個變量分別代表被減數、減數及借位數，變量F,Y分別代表商數及借位數。KABCFYKABCFY00000010000000011110011000101110101000110110110101001011001001010011010101100011100101111111111119第19頁，共56頁。000111100011011111111011KAFBC000111100001111111111011KAYBC20第20頁，共56頁。&F&Y&&&&&&&&&21第21頁，共56頁。3-7用或非門設計能實現(xiàn)下列功能的組合電路，允許反變量輸入。⑴F(A,B,C,D)=∑m(4,5,6,7,12,13)+∑d(8,9)⑵F(A,B,C,D)=∏M(1,3,4,6,9,11,12,14)⑶F(W,X,Y,Z)=(W+X+Y+Z)(W+X+Y+Z)(W+Y+Z)(W+X+Y+Z)(W+X+Y+Z)22第22頁，共56頁。解:⑴000111100011×0111×111101ABFCD≥1≥1F(A,B,C,D)=∑m(4,5,6,7,12,13)+∑d(8,9)23第23頁，共56頁。解:⑵F(A,B,C,D)=∏M(1,3,4,6,9,11,12,14)000111100000010011001000ABFCD≥1≥1≥124第24頁，共56頁。解:⑶0001111000000111001000WXFYZF(W,X,Y,Z)=(W+X+Y+Z)(W+X+Y+Z)(W+Y+Z)(W+X+Y+Z)(W+X+Y+Z)≥1≥1≥1≥125第25頁，共56頁。3-8已知輸入信號A、B、C、D的波形如題圖3-5所示，用或非門設計產生輸出F波形的組合電路，允許反變量輸入。ABCDF26第26頁，共56頁。ABCDF解：由波形圖直接可得輸入A、B、C、D在各種組合下的輸出F，填入卡若圖，可得邏輯函數表達式。00000100010100001110000111100000110111××111000101001ABFCD≥1≥1≥1≥127第27頁，共56頁。3-9設計能一個如題圖3-6所示的優(yōu)先排隊系統(tǒng)，其優(yōu)先順序為⑴當A=1時，不論B、C、D為何值，W燈亮，其余燈不亮；⑵當A=0,B=1時，不論C、D為何值，X燈亮，其余燈不亮；⑶當A=B=0,C=1時，不論D為何值，Y燈亮，其余燈不亮；⑷當A=B=C=1,D=1時，Z燈亮，其余燈不亮；⑸當A=B=C=D=0時，所以燈都不亮。28第28頁，共56頁。ABCDWXYZ解：以“1”表示燈亮，以“0”表示燈不亮，根據題意可以得到四個輸出W、X、Y、Z的的卡若圖，由此寫出邏輯函數表達式00011110000011010011110011100011AB

WCD00011110000100010100110100100100AB

XCD29第29頁，共56頁。00011110000000010000111000101000AB

YCD00011110000000011000110000100000AB

ZCD&&1&11WXYZABCD由表達式畫出邏輯電路30第30頁，共56頁。3-10分析如題圖3-7所示由集成8選1數據選擇器CT74151構成的電路，寫出電路輸出F1和F2的最簡邏輯函數表達式，列出真值表。F1ABC1

YCT74151

D7D6D5D4D3D2D1D0A2A1A0ST0G7F21

YCT74151

D0D1D2D3D4D5D6D7A2A1A0ST0G71DABC31第31頁，共56頁。解1：由題圖可分別寫出輸出邏輯函數的表達式填出兩個邏輯函數的卡若圖00011110011111ABF1CD0001111000111011111111101ABF2CD32第32頁，共56頁。ABCF100000011010001111001101011011110兩個邏輯函數的真值表ABCDF2ABCDF20000110000000101001100100101000011110111010011100101011110110110111100011101111033第33頁，共56頁。解2：由題圖可填出邏輯函數F2的降維卡若圖如下026413751010110100ABCDDD01DF21

YCT74151

D0D1D2D3D4D5D6D7A2A1A0ST0G71DABCD10001111000111011111111101ABCD由卡若圖也可得如上頁的真值表。34第34頁，共56頁。3-11分析如題圖3-8所示由集成3線-8線譯碼器CT74138構成的電路，寫出電路輸出F的表達式，列出真值表，并找出在控制信號K的作用下，該電路功能。F&1KAB

BIN/OCT

A2A1A0STASTBSTC35第35頁，共56頁。解：由題圖可寫出輸出邏輯函數的表達式KABF00010010010001111000101111011110由輸出邏輯函數的表達式和卡若圖都可以看出：當K=0時，電路實現(xiàn)同或邏輯運算；而當K=1時，電路實現(xiàn)異或邏輯運算。36第36頁，共56頁。3-12采用降維法用一片集成8選1數據選擇器CT74151和必要的門電路實現(xiàn)下列邏輯函數。⑴F(A,B,C,D)=∑m(0,2,8,10,11,13,14,15)⑵F(A,B,C,D)=∑m(1,5,6,7,9,11,12,13,14)⑶F(A,B,C,D)=∏M(0,2,3,4,8,10,15)⑷37第37頁，共56頁。解：⑴由表達式作卡若圖，以D為記圖變量進行降維00011110001001010010110011101011ABCD0001111000D1011ABC1F

YCT74151

D0D1D2D3D4D5D6D7A2A1A0ST0G71DABC由降維卡若圖可畫出邏輯電路圖。38第38頁，共56頁。解：⑵由表達式作卡若圖，以D為記圖變量進行降維00011110000010011111110101100110ABCD000111100DD1D101DABC由降維卡若圖可畫出邏輯電路圖。1F

YCT74151

D0D1D2D3D4D5D6D7A2A1A0ST0G71DABC39第39頁，共56頁。解：⑶由表達式作卡若圖，以D為記圖變量進行降維00011110000010011111110101100110ABCD000111100DD1D101DABC由降維卡若圖可畫出邏輯電路圖。與⑵小題完全一樣。1F

YCT74151

D0D1D2D3D4D5D6D7A2A1A0ST0G71DABC40第40頁，共56頁。解：⑷由表達式作卡若圖，以D為記圖變量進行降維00011110000010010101111111100110ABCD0001111000DD1D11DABC由降維卡若圖可畫出邏輯電路圖。1F

YCT74151

D0D1D2D3D4D5D6D7A2A1A0ST0G71DABC41第41頁，共56頁。3-13采用降維法用一片集成雙4選1數據選擇器CC14539和必要的門電路設計一位全加器，當K=1時，全加器工作;當K=0時，全加器不工作。42第42頁，共56頁。解：當K=1時，全加器工作，此時可列出真值表如下ABCiSCo0000000110010100110110010101011100111111000111100010111010ABSCi010Ci1CiASB000111100001010111ABCoCi0100Ci1Ci1ACoB43第43頁，共56頁。由降維卡若圖可得實現(xiàn)全加器的電路圖1S1CiCoK1

Y1

0

1

2

3A1A0ST0G3AB

Y2CC14539

0

1

2

3ST44第44頁，共56頁。3-14用一片集成8選1數據選擇器CT74151和必要的門電路設計實現(xiàn)一個函數發(fā)生器電路，其功能如下表所示。控制信號輸出M1M2F0001101145第45頁，共56頁。解：根據題意列出真值表如下M1M2ABFM1M2ABF0000010000000111001000101101000011110111010011100001010110110110011101011111111000011110000100011010111101101010M1M2AB000111100BB011BBM1M2A46第46頁，共56頁。由降維卡若圖可得電路圖1F

YCT74151

D0D1D2D3D4D5D6D7A2A1A0ST0G71BM1M2A47第47頁，共56頁。3-15用一片集成3線-8線譯碼器CT74138和必要的門電路實現(xiàn)下列多輸出組合邏輯函數。48第48頁，共56頁。解：其對應的卡若圖如下00011110011111AB