isp技術(shù)應(yīng)用設(shè)計(jì)方法

TOP-DOWN自頂向下設(shè)計(jì)數(shù)字系統(tǒng)功能模塊1功能模塊2……功能模塊n子模塊11子模塊12……子模塊1n子模塊21……子模塊111……

設(shè)計(jì)準(zhǔn)則分割后最底層的模塊應(yīng)適合用邏輯語(yǔ)言進(jìn)行表達(dá)。相似的功能應(yīng)盡量設(shè)計(jì)成共享模塊，以減少重復(fù)設(shè)計(jì)，提高設(shè)計(jì)效率。接口信號(hào)線最少：以交互信號(hào)線最少的地方為邊界劃分模塊。結(jié)構(gòu)勻稱(chēng)。通用性好，易于移植。1、分割準(zhǔn)則：2、系統(tǒng)的可觀測(cè)性

系統(tǒng)的可觀測(cè)性問(wèn)題是指：在系統(tǒng)設(shè)計(jì)中，應(yīng)同時(shí)考慮功能檢查和性能測(cè)試。在系統(tǒng)設(shè)計(jì)的同時(shí)設(shè)計(jì)觀測(cè)電路（即：觀測(cè)器），將系統(tǒng)內(nèi)部的重要信號(hào)引向器件管腳輸出，供外部測(cè)試。一般可將系統(tǒng)的關(guān)鍵點(diǎn)信號(hào)，以及具有代表性的節(jié)點(diǎn)和線路上的信號(hào)，引向器件管腳輸出，供外部測(cè)試。如：時(shí)鐘、同步信號(hào)等。

設(shè)計(jì)準(zhǔn)則

設(shè)計(jì)準(zhǔn)則3、同步和異步電路的選擇

在設(shè)計(jì)時(shí)應(yīng)盡可能采用同步電路設(shè)計(jì)，避免使用異步電路。這樣可以減少毛刺。

4、最優(yōu)化設(shè)計(jì)

由于PLD的邏輯資源、連線資源和I/O資源是有限的，器件的速度和性能也是有限的，因此系統(tǒng)設(shè)計(jì)要考慮最優(yōu)化。兩個(gè)約束條件：邊界條件、最優(yōu)化目標(biāo)。邊界條件：指器件的資源和性能限制。最優(yōu)化目標(biāo)：器件資源利用率最高。系統(tǒng)工作速度最快，延時(shí)最小。布線最容易，可實(shí)現(xiàn)性最強(qiáng)。

設(shè)計(jì)準(zhǔn)則例：設(shè)計(jì)一個(gè)可控加/減運(yùn)算器。設(shè)計(jì)步驟：1、設(shè)計(jì)項(xiàng)目的劃分：

U1加法運(yùn)算器模塊

U2減法運(yùn)算器模塊

U3輸出模式控制模塊2、頂層模塊設(shè)計(jì)3、底層模塊設(shè)計(jì)4、邏輯功能仿真1、建立新項(xiàng)目2、畫(huà)出頂層原理圖3、設(shè)計(jì)底層模塊U14、設(shè)計(jì)底層模塊U25、設(shè)計(jì)底層模塊U36、建立測(cè)試向量文件6、仿真Mealy型狀態(tài)機(jī)設(shè)計(jì)方法Mealy型狀態(tài)機(jī)輸出不僅和存儲(chǔ)電路狀態(tài)有關(guān)，還和外部輸入信號(hào)有關(guān)，即:

外部輸出是內(nèi)部狀態(tài)和外部輸入的函數(shù)。描述方式：SiData_INi/ZOi例：設(shè)計(jì)一個(gè)序列檢測(cè)器。要求檢測(cè)器連續(xù)收到串行碼{1101}后，輸出檢測(cè)標(biāo)志1，否則輸出0。狀態(tài)機(jī)設(shè)計(jì)步驟：

①分析設(shè)計(jì)要求，列出全部可能狀態(tài)；

②狀態(tài)編碼；

③畫(huà)出狀態(tài)轉(zhuǎn)換圖；

④用ABLE狀態(tài)機(jī)語(yǔ)句描述狀態(tài)機(jī)。①分析設(shè)計(jì)要求，列出全部可能狀態(tài):

未收到一個(gè)有效位：S0

連續(xù)收到一個(gè)有效位：S1

連續(xù)收到兩個(gè)有效位：S2

連續(xù)收到兩個(gè)有效位：S3

連續(xù)收到兩個(gè)有效位：S4②狀態(tài)編碼:

S0=^B000 S1=^B001 S2=^B010 S3=^B011 S4=^B100③狀態(tài)轉(zhuǎn)換圖:SiData_INi/ZOi1101S41/1S0S1S2S31/01/00/00/01/00/01/00/00/0MODULEMEALYCP,DATA_IN PIN;ZO PINISTYPE'COM';Q2..Q0 NODEISTYPE'REG';S0=^B000;S1=^B001;S2=^B010;S3=^B011;S4=^B100;EQUATIONS[Q2..Q0].CLK=CP;STATE_DIAGRAM[Q2..Q0]STATES0:IFDATA_IN==1THENS1WITHZO=0; ELSES0WITHZO=0; STATES1:IFDATA_IN==1THENS2WITHZO=0; ELSES0WITHZO=0; STATES2:IFDATA_IN==0THENS3WITHZO=0; ELSES2WITHZO=0; STATES3:IFDATA_IN==1THENS4WITHZO=1; ELSES0WITHZO=0; STATES4:IFDATA_IN==1THENS1WITHZO=0; ELSES0WITHZO=0; ENDMODULEMEALYCP PIN;DATA_IN PIN;ZO PINISTYPE'COM';Q2..Q0 NODEISTYPE'REG';TEST_VECTORS([CP,DATA_IN]->ZO) [.C.,1]->.X.; [.C.,1]->.X.; [.C.,0]->.X.; [.C.,1]->.X.; [.C.,0]->.X.; [.C.,1]->.X.; [.C.,1]->.X.; [.C.,1]->.X.; [.C.,0]->.X.; [.C.,1]->.X.; [.C.,1]->.X.;ENDMODULEMEALY2CP,DATA_IN PIN;ZO PINISTYPE'REG';Q2..Q0 NODEISTYPE'REG';S0=^B000;S1=^B001;S2=^B010;S3=^B011;S4=^B100;EQUATIONS[Q2..Q0].CLK=CP; ZO.CLK=CP;STATE_DIAGRAM[Q2..Q0]STATES0:IFDATA_IN==1THENS1WITHZO:=0; ELSES0WITHZO:=0; STATES1:IFDATA_IN==1THENS2WITHZO:=0; ELSES0WITHZO:=0; STATES2:IFDATA_IN==0THENS3WITHZO:=0; ELSES2WITHZO:=0; STATES3:IFDATA_IN==1THENS4WITHZO:=1; ELSES0WITHZO:=0; STATES4:IFDATA_IN==1THENS1WITHZO:=0; ELSES0WITHZO:=0; ENDMore型狀態(tài)機(jī)設(shè)計(jì)方法Mealy型狀態(tài)機(jī)輸出僅和存儲(chǔ)電路狀態(tài)有關(guān)，與外部輸入無(wú)關(guān)，即:

外部輸出是內(nèi)部狀態(tài)的函數(shù)。描述方式：Si/ZOiData_INi③狀態(tài)轉(zhuǎn)換圖:1101S0/0S1/0S2/0S4/1S3/01101010100Si/ZOiData_INiMODULEmoreCP,DATA_IN PIN;ZO PINISTYPE'com';Q2..Q0 NODEISTYPE'REG';S0=^B000;S1=^B001;S2=^B010;S3=^B011;S4=^B100;EQUATIONS[Q2..Q0].CLK=CP;STATE_DIAGRAM[Q2..Q0]STATES0:

ZO=0;IFDATA_IN==1THENS1ELSES0; STATES1:ZO=0;IFDATA_IN==1T