Spartan-Ⅱ和Spartan-ⅡE系列產(chǎn)品

1.主要技術(shù)特性Spartan-Ⅱ和Spartan-ⅡE系列產(chǎn)品主要技術(shù)特性如表2.1.1和表2.1.2所示。表2.1.1Spartan-Ⅱ系列產(chǎn)品主要技術(shù)特性表2.1.2Spartan-ⅡE系列產(chǎn)品主要技術(shù)特性

注：1.用戶I/O數(shù)不包括4個全局時鐘（globalclock）/用戶輸入引腳端。Spartan-Ⅱ和Spartan-ⅡE系列產(chǎn)品同一型號的有用的用戶I/O介面，根據(jù)不同的封裝形式具有不同的數(shù)量，例如：Spartan-Ⅱ系列中的XC2S200採用不同的封裝PQ208、FG256、FG456，引腳端數(shù)分別為140、176、284。2.器件結(jié)構(gòu)Spartan-Ⅱ和Spartan-ⅡE系列產(chǎn)品內(nèi)部結(jié)構(gòu)如圖2.1.1所示，主要由可配置邏輯模組（CLB，ConfigurableLogicBlock）、輸入輸出介面模組（IOB，Input／OutputBlock）、BlockRAM和數(shù)字延遲鎖相環(huán)（DLL，Delay-LockedLoop）組成。其中，CLB模組用於實現(xiàn)FPGA的大部分邏輯功能，IOB模組用於提供封裝管腳與內(nèi)部邏輯之間的介面，BlockRAM用於實現(xiàn)FPGA內(nèi)部數(shù)據(jù)的隨機(jī)存取，DLL用於FPGA內(nèi)部的時鐘控制和管理。圖2.1.2Spartan-Ⅱ和Spartan-ⅡE系列產(chǎn)品內(nèi)部結(jié)構(gòu)3.CLB（ConfigurableLogicBlock,

可配置邏輯模組）在Spartan-Ⅱ和Spartan-ⅡE系列產(chǎn)品中，邏輯單元（LC，LogicCell）是CLB模組的基本結(jié)構(gòu)。l個LC包括1個4輸入的函數(shù)發(fā)生器、進(jìn)位控制邏輯和存儲邏輯。在LC中，每個4輸入函數(shù)發(fā)生器可以用於實現(xiàn)1個4輸入查找表（LUT，LookUpTable）、16×1bit同步RAM或16×1bit移位寄存器；存儲邏輯可配置為D觸發(fā)器或鎖存器；進(jìn)位控制邏輯與CLB模組中的運(yùn)算邏輯相配合，可以在二個LC中實現(xiàn)1個1位全加器。在LC中，每個函數(shù)發(fā)生器的輸出既可以驅(qū)動CLB模組的輸出，也可以作為D觸發(fā)器的輸入。在Spartan-Ⅱ和Spartan-ⅡE系列產(chǎn)品中，每個CLB模組含有兩個切片（Slice）,每個Slice包括兩個LC。Slice的內(nèi)部結(jié)構(gòu)如圖2.1.3所示，圖中：Look-UpTable（LUT，查找表），CarryandControlLogic（CCL，進(jìn)位控制邏輯）。除了4個基本的LC外，在CLB模組中還包括附加邏輯和運(yùn)算邏輯。CLB模組中的附加邏輯可以將2個或4個函數(shù)發(fā)生器組合起來，用於實現(xiàn)更多輸入的函數(shù)發(fā)生器。圖2.1.3Spartan-Ⅱ和Spartan-ⅡE切片（Slice）結(jié)構(gòu)

4.IOB（Input／OutputBlock，

輸入輸出介面模組）Spartan-Ⅱ和Spartan-ⅡE的IOB內(nèi)部結(jié)構(gòu)如圖2.1.4所示，IOB內(nèi)部包含有：可編程延遲（ProgrammableDelay）、可編程輸出緩衝器（ProgrammableOutputBuffer）、可編程輸入緩衝器（ProgrammableInputBufferProgrammable）、偏置和ESD網(wǎng)路（Bias&ESDNetwork）、內(nèi)部基準(zhǔn)（InternalReference）、到下一個I/O的連接（ToNextI/O）、到另一個BankVREF輸入端的連接（ToOtherExternalVREFInputsofBank），I/O等輸入輸出直接連接到封裝引腳端（PackagePin）。IOB模組提供FPGA內(nèi)部邏輯與外部封裝管腳之間的介面。在IOB模組中，三個內(nèi)部寄存器共用一個時鐘信號（CLK）和置位／複位信號（SR），具有獨(dú)立的使能信號OCE、TCE和ICE，可以實現(xiàn)D觸發(fā)器和鎖存器功能。IOB模組的外部信號輸入路徑上有一個緩衝器，用於控制外部輸入信號是否直接進(jìn)入FPGA內(nèi)部。如果外部輸入信號不直接進(jìn)入FPGA內(nèi)部，將通過IOB模組中的內(nèi)部寄存器輸入到FPGA內(nèi)部。通過配置IOB模組的輸入緩衝器，可以支持Spartan-Ⅱ和Spartan-ⅡE系列產(chǎn)品的所有輸入介面信號標(biāo)準(zhǔn)。大多數(shù)情況下，輸出信號的高電平取決於介面電壓Vcco。圖2.1.4Spartan-Ⅱ和Spartan-ⅡE的IOB內(nèi)部結(jié)構(gòu)如圖2.1.5所示，Spartan-Ⅱ和Spartan-ⅡE系列產(chǎn)品的I／O管腳分佈在8個Bank中，同一個Bank的Vcco電壓必須保持一致，不同Bank的Vcco電壓允許不同。注意：在TQ144和PQ208封裝中，所有Bank的Vcco電壓必須保持一致。

Vcco電壓相同是輸出介面標(biāo)準(zhǔn)相容的基本條件。同一Bank中的I／O介面標(biāo)準(zhǔn)應(yīng)保持相容，不同Bank間的I／O介面標(biāo)準(zhǔn)可以不要求相容。Spartan-Ⅱ可以相容的輸出介面標(biāo)準(zhǔn)如表2.1.3所示。Spartan-ⅡE可以相容的輸出介面標(biāo)準(zhǔn)如表2.1.4所示。圖2.1.5Spartan-Ⅱ和Spartan-ⅡE

I／O管腳的Bank結(jié)構(gòu)表2.1.3Spartan-Ⅱ可以相容的輸出介面標(biāo)準(zhǔn)表2.1.4Spartan-ⅡE可以相容的輸出介面標(biāo)準(zhǔn)5.BlockRAM在Spartan-Ⅱ和Spartan-ⅡE系列產(chǎn)品中，不同型號的產(chǎn)品BlockRAM數(shù)量不同。BlookRAM單位容量為4Kbit，如圖2.1.6所示，Spartan-Ⅱ和Spartan-ⅡE內(nèi)部的BlockRAM是一個完全同步的雙端口RAM，端口的數(shù)據(jù)寬度可獨(dú)立配置。通過級聯(lián)多個BlockRAM可以實現(xiàn)FPGA內(nèi)部的大容量數(shù)據(jù)存儲。BlockRAM端口縱橫比如表2.1.5所示。圖2.1.6BlookRAM示意圖表2.1.5BlockRAM端口縱橫比DLL（DelayLockedLoop，

數(shù)字延遲鎖相環(huán)）在Spartan-Ⅱ和Spartan-ⅡE系列產(chǎn)品中，Xilinx公司一直採用數(shù)字延遲鎖相環(huán)技術(shù)進(jìn)行FPGA內(nèi)部的時鐘控制。通過使用FPGA內(nèi)部的DLL，可以消除時鐘相位偏移、變換時鐘頻率（倍頻或分頻）和調(diào)整時鐘輸出相位。如圖2.1.7所示，DLL主要由可變延遲線和控制邏輯構(gòu)成。時鐘分配網(wǎng)路把時鐘信號送到目標(biāo)內(nèi)部寄存器的時鐘端口和時鐘回饋管腳CLKFB?？刂七壿嫵闃虞斎霑r鐘和輸出回饋時鐘信號，並根據(jù)比較結(jié)果調(diào)整可變延遲線。通過在輸入時鐘和回饋時鐘之間插入時延脈衝，DLL電路可以使輸入時鐘和輸出時鐘的上升沿對齊。當(dāng)輸入時鐘脈衝上升沿和回饋時鐘脈衝上升沿對齊後，時鐘延遲鎖相環(huán)將被鎖定，從而達(dá)到控制時鐘相位偏移的作用。與PLL（PhaseLockedLoop）鎖相技術(shù)相比，DLL具有鎖相性能穩(wěn)定、相位偏移不累加等優(yōu)點(diǎn)。每個全局時鐘緩衝器都與數(shù)字延遲鎖相環(huán)（DLL）相連，每個DLL可以驅(qū)動兩個全局時鐘網(wǎng)路。通過監(jiān)控輸入時鐘信號和分佈時鐘信號，DLL可以自動調(diào)整並消除輸入時鐘信號與FPGA內(nèi)部分佈時鐘信號之間的相位偏移，從而保證到達(dá)內(nèi)部觸發(fā)器的