集成邏輯門(mén)實(shí)驗(yàn)_第1頁(yè)
集成邏輯門(mén)實(shí)驗(yàn)_第2頁(yè)
集成邏輯門(mén)實(shí)驗(yàn)_第3頁(yè)
集成邏輯門(mén)實(shí)驗(yàn)_第4頁(yè)
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集成邏輯門(mén)實(shí)驗(yàn)課件第1頁(yè)，課件共12頁(yè)，創(chuàng)作于2023年2月（2）三態(tài)邏輯門(mén)

第2頁(yè)，課件共12頁(yè)，創(chuàng)作于2023年2月（3）集電極開(kāi)路門(mén)（OC門(mén)）

第3頁(yè)，課件共12頁(yè)，創(chuàng)作于2023年2月標(biāo)準(zhǔn)TTL門(mén)的輸入/輸出邏輯電平:補(bǔ)充內(nèi)容第4頁(yè)，課件共12頁(yè)，創(chuàng)作于2023年2月CMOS門(mén)的輸入/輸出邏輯電平(＋5V電源時(shí)):0.33V4.4V第5頁(yè)，課件共12頁(yè)，創(chuàng)作于2023年2月三、基礎(chǔ)性實(shí)驗(yàn)任務(wù)及要求（1）驗(yàn)證TTL集成電路74LS00、74LS04的邏輯功能第6頁(yè)，課件共12頁(yè)，創(chuàng)作于2023年2月第7頁(yè)，課件共12頁(yè)，創(chuàng)作于2023年2月（2）驗(yàn)證CMOS集成電路74HCT00、74HCT04的邏輯功能方法同上。（3）三態(tài)門(mén)功能測(cè)試及應(yīng)用第8頁(yè)，課件共12頁(yè)，創(chuàng)作于2023年2月（4）多路數(shù)據(jù)在總線上的分時(shí)傳輸?shù)?頁(yè)，課件共12頁(yè)，創(chuàng)作于2023年2月（5）OC門(mén)功能測(cè)試將某個(gè)OC與非門(mén)不接上拉電阻，輸出端接發(fā)光二極管到地：

將某個(gè)OC與非門(mén)接上拉電阻，輸出端接發(fā)光二極管到地：

第10頁(yè)，課件共12頁(yè)，創(chuàng)作于2023年2月(6)OC門(mén)的“線與”邏輯功能測(cè)試第11頁(yè)，課件共12頁(yè)，創(chuàng)作于2023年2月四、設(shè)計(jì)性實(shí)驗(yàn)任務(wù)及要求（選做）五、實(shí)驗(yàn)報(bào)告要求見(jiàn)實(shí)驗(yàn)教材P7

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