1第2章集成邏輯門電路基本要求了解集成邏輯門電路的分類方法及不同類型邏輯門的特點。了解TTL與非門、三態(tài)門的工作原理及其應(yīng)用。熟悉TTL與非門的傳輸特性和主要技術(shù)參數(shù)。了解CMOS與非門、或非門、傳輸門等集成邏輯門的工作原理和使用規(guī)則。2第2章集成邏輯門電路---分類1、集成邏輯門電路的分類

以晶體管為開關(guān)元件（雙極型邏輯門電路）。常見的有TTL、ECL、HTL、LST-TL、STTL等類型。

以MOS管為開關(guān)元件（單極型邏輯門電路）。常見的有CMOS、NMOS、PMOS等類型。其中，使用最為廣泛的是TTL電路和CMOS電路。3第2章集成邏輯門電路---分類①TTL門電路●構(gòu)成：晶體管—晶體管邏輯（Transistor-TransistorLogic），由雙極型三極管構(gòu)成?！裉攸c：速度高（導(dǎo)電性強）驅(qū)動能力強（容易驅(qū)動）功耗大（易發(fā)熱）集成度低（電流型）主要應(yīng)用于中、小規(guī)模集成電路中4第2章集成邏輯門電路---分類●分類：74（商用）和54（軍用）兩大系列

74系列：

74系列：標(biāo)準(zhǔn)TTL（StandardTTL）。

74H系列：高速TTL（High-speedTTL）。

74S系列：肖特基TTL（SchottkyTTL）。

74LS系列：低功耗肖特基TTL（Low-powerSchottkyTTL）。具有最佳的綜合性能，是TTL集成電路的主流，是應(yīng)用最廣的系列。

54系列：功能編號相同的54系列芯片與74系列芯片的功能完全相同，只是電源和溫度的適應(yīng)范圍軍用系列要優(yōu)于商用系列。5第2章集成邏輯門電路---分類②CMOS門電路●構(gòu)成：互補型，金屬—氧化物—半導(dǎo)體場效應(yīng)管（ComplementaryMetal-OxideSemiconductorFET）●特點：集成度高功耗低制作工藝簡單速度慢、抗靜電能力差主要應(yīng)用于大規(guī)模集成電路中6第2章集成邏輯門電路---分類●分類：4000系列、74C系列和硅—氧化鋁系列等三大類

4000系列：7第2章集成邏輯門電路---分類

74C系列：

74C（5V）：

74HC和74HCT：高速CMOS（High-speedCMOS），T表示與TTL直接兼容。

74AC和74ACT：先進CMOS（AdvancedCMOS）。

74AHC和74AHCT：先進高速CMOS（AdvancedHigh-speedCMOS）。

74C（3V）：

74LVC：低壓CMOS（Low-voltageCMOS）。

74ALVC：先進低壓CMOS（AdvancedLow-voltageCMOS）。8第2章集成邏輯門電路---TTL2、TTL集成邏輯門電路①晶體二極管及其單方向?qū)щ娞匦浴裎矬w劃分成導(dǎo)體和絕緣體兩大類。●半導(dǎo)體：同時具備導(dǎo)體和絕緣體兩種特性，其特性取決于在物體兩端所施加電壓的方向。當(dāng)在一個方向上有正的電壓（例如0.7V）存在時，可以允許電流流過（如上圖所示），此時該物體表現(xiàn)出導(dǎo)體的特性；而在相反的方向上施加一定大小的電壓時，該物體中不會產(chǎn)生電流，表現(xiàn)出絕緣體的特性，制作出的器件被稱為二極管。

9第2章集成邏輯門電路---TTL②晶體三極管和反相器電路●三極管：集電極（c）、基極（b）和發(fā)射極（e）。工作原理：

輸入高電平>0.7V，三極管飽和導(dǎo)通，使輸出電平≈

0V，飽和壓降Vces≈0.3v。輸入低電平=0V,三級管截止，使輸出電平≈

5V。這已經(jīng)構(gòu)成了反相器線路，完成邏輯取反功能。10第2章集成邏輯門電路---TTL●TTL與非門（反相器電路）

TTL與非門的基本結(jié)構(gòu)cebbcebcebce都為高電平反向截止101011第2章集成邏輯門電路---TTL

TTL與非門工作原理假設(shè)3V為高電平輸入，0V為低電平輸入，T1-T4，D1和D的正向?qū)妷壕鶠?.7V。

輸入全為高電平3V（Ua=Ub=3V)

?加上高電平Vcc，T1（集電極），T2和T4導(dǎo)通，

Ub1=UD1+Ube2+Ube4=0.7+0.7+0.7=2.1V<3V?T1截止（發(fā)射極），T2和T4導(dǎo)通，Uo=Uces4=0.3V

?T3和D截止，Ue2=Ube4=0.7VUc2=Ube4+Uces2=0.7+0.3=1V

輸入至少有一個低電平0V

?Ub1=0.7,T2和T4截止，Uc2≈5V，T3和D導(dǎo)通，Uo=5-0.7-0.7=3.6V12第2章集成邏輯門電路---TTL③與非門電壓傳輸特13第2章集成邏輯門電路---TTL④主要技術(shù)參數(shù)●輸出高電平UOHTTL與非門的一個或幾個輸入端為低電平時的輸出電平。對應(yīng)于電壓傳輸特性曲線AB段（截止區(qū)）的輸出電壓。●標(biāo)準(zhǔn)高電平USH=2.4V：UOH≥USH（2.4V）?！褫敵龅碗娖経OLTTL與非門的輸入端全為高電平時的輸出電平。對應(yīng)于電壓傳輸特性曲線DE段（飽和區(qū)）的輸出電壓?！駱?biāo)準(zhǔn)低電平USL=0.4V：UOL≤USL

（0.4V）。14第2章集成邏輯門電路---TTL●閾值電壓UT：又稱門檻電壓。指電壓傳輸特性上轉(zhuǎn)折區(qū)中點C所對應(yīng)的輸入電壓，可以將UT看成是輸出低電平和輸出高電平的分界線。通常UT≈1.3V?！耖_門電平UON

為保證輸出電平達到標(biāo)準(zhǔn)低電平USL時所允許輸入高電平的最低值，即只有當(dāng)UI＞UON時，輸出才為低電平。通常UON=1.4V，產(chǎn)品規(guī)范值UON≤1.8V。●關(guān)門電平UOFF

為保證輸出電平達到標(biāo)準(zhǔn)高電平USH時所允許輸入低電平的最大值，即只有當(dāng)UI≤UOFF時，輸出才是高電平。通常UOFF≈1V，產(chǎn)品規(guī)范值UOFF≥0.8V。15第2章集成邏輯門電路---TTL●低電平噪聲容限UNL

在保證輸出高電平的前提下，允許疊加在輸入低電平上的最大噪聲電壓（正向干擾），UNL=UOFF-UIL?！窀唠娖皆肼暼菹轚NH

在保證輸出低電平的前提下，允許疊加在輸入高電平上的最大噪聲電壓（負向干擾），UNH=UIH-UON。16第2章集成邏輯門電路---TTL●扇入系數(shù)NI

扇入系數(shù)是指門的輸入端數(shù)，一般NI≤5，最多不超過8?！裆瘸鱿禂?shù)NO

是指在保證門電路輸出正確的邏輯電平和不出現(xiàn)過功耗的前提下，一個門能驅(qū)動同類型門的個數(shù)。輸出低電平（灌電流）時的扇出系數(shù)：NOL=IOL/IIL

輸出高電平（拉電流）時的扇出系數(shù)：NOH=IOH/IIH

一般情況下，NOL≠NOH

，在工程設(shè)計中應(yīng)取兩者中的較小值。17第2章集成邏輯門電路---TTL●灌電流負載輸出低電平時的扇出系數(shù)NOL=IOL/IIL18第2章集成邏輯門電路---TTL●拉電流負載輸出高電平時的扇出系數(shù)NOH=IOH/IIH19第2章集成邏輯門電路---TTL●傳輸延遲時間由于門電路中晶體管的狀態(tài)轉(zhuǎn)換需要花費一定的時間，門電路的輸出信號的變化通常滯后于輸入信號的變化，如圖所示。傳輸延遲時間是衡量門電路開關(guān)速度的重要指標(biāo)，它表征輸出信號滯后于輸入信號的時間。一般TTL與非門的tpd約為6—15ns。導(dǎo)通延遲時間tPHL：輸出電壓由高電平跳變?yōu)榈碗娖降膫鬏斞舆t時間。截止延遲時間tPLH：輸出電壓由低電平跳變?yōu)楦唠娖降膫鬏斞舆t時間。傳輸延遲時間tpd：

tPLH和tPHL的平均值，即：

20第2章集成邏輯門電路---TTL⑤TTL集成與非門74LS0074LS2021第2章集成邏輯門電路---TTL3、TTL三態(tài)門

構(gòu)成：TTL三態(tài)門(Three-StateLogic)簡稱TSL門，它是在普通門的基礎(chǔ)上，增加使能控制信號和控制電路構(gòu)成的。

工作原理：當(dāng)E=1時，電路的輸出狀態(tài)完全取決于輸入變量A、B，實現(xiàn)與非邏輯關(guān)系，輸出高電平或低電平。當(dāng)控制端E=0時，輸出端開路，電路處于高阻狀態(tài)。22第2章集成邏輯門電路---TTL應(yīng)用：實現(xiàn)數(shù)據(jù)雙向傳輸構(gòu)成數(shù)據(jù)總線用作多路開關(guān)23第2章集成邏輯門電路---TTL4、TTL邏輯門多余輸入端的處理問題目的：避免干擾信號

與門和與非門：將多余的輸入端固定在一高電平上，例如都接到電源的正端，如圖（b）?；蛘吲c信號輸入端并聯(lián)在一起，如圖（a）。

或門、或非門：將多余的輸入端固定在一低電平上，例如都接地，如圖（c）?；蛘吲c信號輸入端并聯(lián)在一起，如圖（d）。24第2章集成邏輯門電路---CMOS5、MOS場效應(yīng)管回顧25第2章集成邏輯門電路---CMOS6、CMOS反相門工作原理：（假設(shè)開啟電壓UTN和UTP為2~5V，UDD>UTN+UTP）當(dāng)Ui=0V時，TN管截止，TP導(dǎo)通，UY=≈UDD，即輸出為高電平，等效電路如圖（b）所示。當(dāng)Ui=UDD時，TN導(dǎo)通，TP截止。UY=≈0，即輸出為低電平，等效電路如圖（c）所示。26第2章集成邏輯門電路---CMOS7、CMOS與非門

工作原理：當(dāng)輸入A、B中有一個或全為高電平時，TP1、TP2中有一個或全部截止，TN1、TN2中有一個或全部導(dǎo)通，輸出UL≈0為低電平。當(dāng)輸入A、B全為低電平時，TP1和TP2均導(dǎo)通，TN1和TN2均截止，輸出UL=≈UDD為高電平。00127第2章集成邏輯門電路---CMOS8、CMOS傳輸門

工作原理：當(dāng)C＝0、C=1時，即C端為低電平0V、C端為高電平VDD時，TN和TP截止，輸入端和輸出端之間相當(dāng)于開關(guān)斷開。當(dāng)C＝1、C=0時，即C端為高電平VDD、C端為低電平0V時，TN和TP至少有一個導(dǎo)通，輸入和輸出之間相當(dāng)于開關(guān)接通，輸出UO＝Ui28第2章集成邏輯門電路---CMOS9、CMOS門電路的使用規(guī)則①對電源的要求：

CMOS電路的工作電壓范圍一般在8～12V之間，通常取VDD=12V。

VDD與VSS絕對不允許接反，否則內(nèi)部電路可能因過流而損壞。②對輸入端的要求：為保護輸入級MOS管氧化層不被擊穿，一般CMOS電路輸入端都應(yīng)設(shè)二極管保護網(wǎng)絡(luò)。多余輸入端不允許懸空，可以并聯(lián)使用，或根據(jù)邏輯關(guān)系的要求把多余的輸入端接地或接高電平。③對輸出端的