基于malab的編程技術(shù)在移動設(shè)備中的應(yīng)用

1面向移動設(shè)備的編程的像素類染器目前，3d圖形技術(shù)已廣泛應(yīng)用于電影、游戲和其他領(lǐng)域，有效提高了圖像的視覺效果。隨著消費電子的迅猛發(fā)展,現(xiàn)在的手持設(shè)備也廣泛地采用了3D圖形技術(shù),如3D的操作界面,3D游戲以及3D的GPS導航等功能。當前這些3D功能大多都是用軟件在通用處理器上模擬實現(xiàn),這種實現(xiàn)方式使CPU的負載過大,耗能高,繪制的圖形質(zhì)量差,且很難做到3D圖形顯示的實時性。所以將3D圖形引擎集成到移動設(shè)備中是大勢所趨,擁有3D圖形引擎的設(shè)備能夠支持更友好的用戶界面,更高的視覺享受等應(yīng)用。由于移動設(shè)備必須采用電池供電的局限性,所以采用的3D圖形引擎必須在處理速度快,芯片面積小的同時具有低功耗等特性。3D圖形引擎系統(tǒng)可以被粗略地劃分為三個階段:應(yīng)用程序、幾何以及光柵。像素渲染位于光柵階段,這種操作的基本思想就是使用一系列指令對一組常量、插值、紋理值進行操作來生成一個像素的顏色值,同時也可以選擇一個alpha值。像素渲染器還可以執(zhí)行很多其他操作,如一般相關(guān)紋理讀取操作(首先計算出紋理坐標,然后由像素渲染器來使用),可以改變Z深度值等。傳統(tǒng)的固定的像素渲染單元只能執(zhí)行固定的著色算法,用戶無法對這些功能進行修改。固定功能像素渲染單元極大地限制了3D圖形繪制的靈活性,造成了硬件資源不必要的浪費。而可編程的像素渲染器則可以提供一種靈活的方式,可以創(chuàng)建更具真實感的光照模型和很多其他特殊效果。因此,用處理器架構(gòu)的可編程的像素渲染器來替代傳統(tǒng)的固定功能的像素渲染單元已經(jīng)是3D圖形引擎發(fā)展的一個重要趨勢。Directx8引入了像素渲染器的概念,并且提供了一種類似于匯編的語言進行紋理操作。為了提高3D圖形引擎的性能,各大圖形芯片生產(chǎn)廠商和研究小組提出了很多像素渲染器的架構(gòu),其中早期的PixelShader1.0版本共有21條指令,其中沒有分支指令。針對移動設(shè)備對高質(zhì)量圖形繪制的迫切需求,本文設(shè)計了一個面向移動設(shè)備的可編程的像素渲染器,用于取代傳統(tǒng)的像素渲染單元。像素渲染器在FPGA平臺上以75MHz的頻率運行,處理速度最高可以達到12.5Mpixels/s。本文設(shè)計的面向移動設(shè)備的可編程的像素渲染器有如下特點:(1)采用處理器架構(gòu)的可編程設(shè)計,用戶可以靈活地實現(xiàn)各種像素渲染算法。(2)采用定點數(shù)操作,在保證精度的前提下,提高運算速度,減小電路面積。(3)采用旁路設(shè)計,提高了運算單元的效率。(4)采用多級流水線設(shè)計,加快了電路的運算速度。首先介紹可編程像素渲染器的實現(xiàn)方式,然后介紹該渲染器在FPGA上的仿真,最后給出實驗結(jié)果。2成像驅(qū)動器結(jié)構(gòu)像素渲染器對像素進行渲染,硬件結(jié)構(gòu)如圖1所示,灰色部分就是可編程像素渲染器的硬件結(jié)構(gòu)圖。2.1像素染整單元為了節(jié)省芯片的功耗和面積,采用定點數(shù)的運算單元。文獻指出,32位定點運算電路要比單精度浮點運算電路節(jié)省17%的芯片功耗,頻率可提高30%以上。對于移動設(shè)備,屏幕大小一般為QVGA,顏色分量一般為5到8位,因此在像素渲染單元采用15到16位的精度就可以滿足要求。在FPGA平臺實現(xiàn)像素渲染算法的仿真過程中,所采用的Q16.16的定點格式(1號符號位,15位整數(shù)和16位小數(shù))取得了滿意的結(jié)果,很好地平衡了數(shù)據(jù)精度和動態(tài)范圍。2.2像素類圖像數(shù)據(jù)的編碼在3D圖形繪制中,像素渲染器接收光柵掃描轉(zhuǎn)換后傳來的數(shù)據(jù),這些數(shù)據(jù)包括像素的顏色,像素所對應(yīng)的紋理坐標以及像素的Alpha,Z值等。然后,像素渲染器根據(jù)像素所對應(yīng)的紋理坐標去紋理單元讀取相應(yīng)的紋理,再依照用戶所編寫的渲染算法對兩種顏色進行混合。這些數(shù)據(jù)都可以用4個分量表示,例如顏色(R,G,B,A),坐標(X,Y,Z,W)等,為了加快運算速度,文中像素渲染器的運算單元采用了SIMD結(jié)構(gòu),可以同時處理4路共128位數(shù)據(jù)。設(shè)計的SIMD運算單元由4路并行的算術(shù)單元(如圖2)和4路并行的乘加單元(如圖3)組成。乘加單元可以同時對4路共128位的定點數(shù)進行乘加操作,算術(shù)單元可以同時對4路共128位的數(shù)據(jù)進行加減或比較操作。SIMD運算單元可以同時接收3個128位的數(shù)據(jù),并將128位的運算結(jié)果寫回到寄存器當中。2.3指令的執(zhí)行描述為了提高像素渲染器的運行速度,采用8級流水線的設(shè)計,分別是IF(指令預取),ID(指令譯碼),RF(寄存器預取),E1(指令執(zhí)行),E2(指令執(zhí)行),E3(指令執(zhí)行),E4(指令執(zhí)行)以及WB(回寫)。工作過程可以描述如下:在IF級,指令從指令存儲器中被讀出,同時下一條指令的地址(PC)也被計算好;在ID級,指令譯碼器對指令進行譯碼,產(chǎn)生各個操作數(shù)的地址,如果是間接尋址,這個地址還需要加上AR的值得到最終的地址;在RF級,控制器從寄存器中讀取源操作數(shù),并經(jīng)過分量重組合和符號取反兩個預處理操作后送入E1級。由于乘法、乘加、點乘以及特殊功能函數(shù)的計算比較復雜,如果要在單周期內(nèi)完成運算的話勢必會成為時延的瓶頸,因此,將指令執(zhí)行分為4級(E1～E4)以提高時鐘頻率,對于一些簡單的指令比如向量加或者向量比較等操作,一個周期便可以出來結(jié)果,但這個結(jié)果也會等到最后一級才會回寫。最后,WB級將最終的結(jié)果寫入寄存器?；貙懷诖a(Mask)決定了是否將某個分量寫入寄存器。2.4texm3x3vspec指令本文設(shè)計的可編程像素渲染器共實現(xiàn)18條指令,主要參考像素渲染器的第一個比較規(guī)范的指令集PixelShader1.0,去除了復雜性比較高的texm3x3spec,texm3x3vspec指令,這兩條指令可以用dp3,rcp,add,tex指令混合編寫實現(xiàn)。表1列出了所有指令的格式和延遲。指令的延遲指運算單元從獲取指令的操作數(shù)到產(chǎn)生結(jié)果所需要的時鐘周期數(shù)。2.5旁路器的設(shè)計及結(jié)果讀取本文設(shè)計的處理器架構(gòu)的像素渲染器所遇到的一個難點就是數(shù)據(jù)相關(guān)問題。處理器的相關(guān)分為兩類:數(shù)據(jù)相關(guān)和控制相關(guān)。因為所采用的指令集沒有分支指令,所以沒有控制相關(guān)問題。數(shù)據(jù)相關(guān)只需要關(guān)心寫后讀相關(guān)。在傳統(tǒng)的設(shè)計中,運算單元計算出結(jié)果后并不能直接被下一條指令所利用,而是要在統(tǒng)一寫入存儲器后才能被讀取,這樣就大大影響了流水線的運算效率,如圖4所示。經(jīng)過觀察可以發(fā)現(xiàn),在加法、比較、乘法等指令中,只需要一到兩個指令就可以得到結(jié)果。因此,設(shè)計了一個旁路器來解決數(shù)據(jù)相關(guān)的問題。該旁路器檢查數(shù)據(jù)相關(guān)的問題,并可以在數(shù)據(jù)被運算出來的那個周期就可以被讀取,而不必等到寫回時再讀取。如圖5所示。指令3需要用到指令1的結(jié)果,指令1的結(jié)果在E1級就可以運算出來。若沒有采用旁路技術(shù),指令3需要浪費4個周期等待指令1的結(jié)果寫入存儲器;在采用了旁路技術(shù)后,指令3便可以直接從指令1的E1階段取得操作數(shù)而無需等待,這樣就大大減少了不必要的等待周期數(shù),提高了流水線的效率。3a驗證平臺的fpga平臺選用Xilinx公司的XC2VP30FF896-7FPGA作為仿真平臺,這款FPGA有300萬門,選擇這款FPGA作為驗證平臺是因為它具有以下特點:(1)內(nèi)部具有136個高速的18位乘18位的硬件乘法器。(2)內(nèi)部具有136個18Kb的BlockRam。在ISE集成環(huán)境下對像素渲染器模塊單獨進行綜合,最高運行頻率為75MHz。4結(jié)果4.1網(wǎng)格特性文件的信息編碼使用3dsmax軟件構(gòu)造測試場景,并生成3DS文件。3DS文件中包含了場景中各個物體的網(wǎng)格信息、光源信息和材質(zhì)信息。幾何部分、光柵的掃描插值部分、深度測試部分用軟件來模擬,將紋理坐標、光柵的掃描后的顏色值輸入到像素渲染器中進行計算。4.2指令的編寫效果像素渲染器最基本的功能是完成物體原本的顏色和紋理顏色的混合,根據(jù)用戶所編寫的不同的指令產(chǎn)生不同的效果。實驗所編寫的指令有5條,處理每個像素需要5個周期,在75MHz的時鐘頻率下處理速度為12.5Mpixels/s。實驗