數字電子技術（山東科技大學）智慧樹知到課后章節(jié)答案2023年下山東科技大學山東科技大學

第一章測試

一位十六進制數可以用（

）位二進制數來表示。

A:4B:3C:2D:1

答案:4

十進制數43可轉換為（

）8421BCD碼。

A:

10011B:

010011C:

1000011D:

01000011

答案:

01000011

二進制數+1011的反碼為（

）。

A:

10100B:

01011C:

00100D:

11011

答案:

01011

有符號二進制數-89的補碼為（

）。

A:

11011001B:

10100111C:

00100111D:

01011001

答案:

10100111

與模擬電路相比，數字電路主要的優(yōu)點有（

）。

A:

抗干擾能力強B:

容易設計C:

保密性好D:

通用性強

答案:

抗干擾能力強;

保密性好;

通用性強

與八進制數(47.3)8等值的數為（

）。

A:

(100111.11)2B:(27.6)16C:(100111.011)2D:

(27.3)16

答案:(27.6)16;(100111.011)2

以下代碼中為恒權碼的為（

）。

A:

余三碼B:

5421BCD碼C:

格雷碼D:

8421BCD碼

答案:

5421BCD碼;

8421BCD碼

與十進制數（53.5）10等值的數或代碼為（

）。

A:

(65.4)8B:

(35.8)16C:

(110101.1)2D:

(01010011.0101)8421BCD

答案:

(65.4)8;

(35.8)16;

(110101.1)2;

(01010011.0101)8421BCD

在一個8位的存儲單元中，能夠存儲的最大無符號整數是（

）。

A:（255）10B:（256）10C:（FF）16D:（127）10

答案:（255）10;（FF）16

矩形脈沖信號的參數有（

）。

A:

占空比B:

掃描期C:

周期D:

脈寬

答案:

占空比;

周期;

脈寬

常用的BCD碼有（

）。

A:

余三碼B:

格雷碼C:

奇偶校驗碼D:

8421碼

答案:

余三碼;

8421碼

以下幾種編碼中，可靠性編碼是（

）。

A:

8421碼B:

奇偶校驗碼C:

格雷碼D:

5421碼

答案:

奇偶校驗碼;

格雷碼

第二章測試

利用約束項化簡邏輯函數時，約束項應看成(

)。

A:

能使圈組大的看成1，其它看成0B:2C:

無所謂D:1

答案:

能使圈組大的看成1，其它看成0

下面的卡諾圖化簡，應畫（

）個包圍圈。

A:

2B:

4C:

5D:

3

答案:

4

已知兩輸入邏輯變量AB和輸出結果Y的真值表如下表，則AB的邏輯關系為（

）。

ABY000011101110

A:

或非B:

同或C:

與非D:

異或

答案:

異或

利用卡諾圖化簡邏輯函數時,8個相鄰的最小項可消去（

）個變量。

A:

2B:

4C:

1D:

3

答案:

3

在函數L（A，B，C，D）=AB+CD的真值表中，L=1的狀態(tài)有（

）。

A:

2B:

7C:

4D:

6

答案:

7

在同一邏輯函數式中，下標號相同的最小項和最大項是（

）關系。

A:

相加等于0B:

沒有關系C:

互補D:

相等

答案:

互補

F=ABCD'+ABD+BCD'+ABC+BD+BC'

化簡為最簡與或式（

）。

A:ACD+BCD

B:

BC:

A'+B'+C'+DD:

ACD

答案:

B

邏輯變量的取值１和０可以表示（

）。

A:

真與假B:

電流的有、無C:

開關的閉合、斷開D:

電位的高、低

答案:

真與假;

電流的有、無;

開關的閉合、斷開;

電位的高、低

邏輯函數的表示方法中具有唯一性的是（

）。

A:

卡諾圖B:

表達式C:

真值表D:

邏輯圖

答案:

卡諾圖;

真值表

F=AB'+BD+CDE+A'D=

A:

(A+D)(B'+D)B:

(A+D)(B+D')C:

AB'+DD:(A+B')D

答案:

(A+D)(B'+D);

AB'+D

求一個邏輯函數F的對偶式，可將F中的(

)。

A:常數中“0”換成“1”，“1”換成“0”

B:“·”換成“+”，“+”換成“·”

C:

原變量換成反變量，反變量換成原變量D:變量不變

答案:常數中“0”換成“1”，“1”換成“0”

;“·”換成“+”，“+”換成“·”

;變量不變

在何種輸入情況下（

），“或非”運算的結果是邏輯0。

A:全部輸入是1

B:任一輸入為1

C:全部輸入是0

D:任一輸入為0，其他輸入為1

答案:全部輸入是1

;任一輸入為1

;任一輸入為0，其他輸入為1

8421BCD碼是二--十進制碼。

A:對B:錯

答案:對

與邏輯是至少一個條件具備事件就發(fā)生的邏輯。

A:對B:錯

答案:錯

L等于A和B的異或，其表達式是L=A+B

A:對B:錯

答案:錯

“同或”邏輯功能是兩個輸入變量A、B相同時，輸出為1；A、B不同時，輸出為0。

A:錯B:對

答案:對

已知邏輯函數A+B=A+C，AB=AC，則B=C

A:錯B:對

答案:對

對邏輯函數Y=A+B+C+B利用代入規(guī)則，令A=BC代入，得Y=BC+B+C+B=C+B成立。

A:錯B:對

答案:錯

第三章測試

邏輯表達式Y=AB可以用（

）直接實現。

A:非門B:與門C:或門

答案:與門

OC門在使用時須在(

)之間接一電阻。

A:輸出與電源B:輸出與地C:輸出與輸入

答案:輸出與電源

能實現總線連接方式的門為（

）。

A:TTL三態(tài)門B:TTL或非門C:OC門D:TTL與非門

答案:TTL三態(tài)門

CMOS邏輯電路是以(

)為基礎的集成電路。

A:三極管B:NMOS管和PMOS管C:NMOS管D:PMOS管

答案:NMOS管和PMOS管

TTL電路是(

)的集成電路。

A:以晶體三極管為基礎

B:以二極管為基礎C:以場效應管為基礎D:以晶閘管為基礎

答案:以晶體三極管為基礎

對于TTL與非門，其閑置輸入端的處理，可以（

）。

A:通過電阻3kΩ接電源B:接地C:接電源D:與有用輸入端并聯

答案:通過電阻3kΩ接電源;接電源;與有用輸入端并聯

以下電路中可以實現“線與”功能的有（

）。

A:三態(tài)輸出門B:與非門C:漏極開路門D:集電極開路門

答案:漏極開路門;集電極開路門

三極管作為開關使用時，要提高開關速度，可（

）。

A:采用抗飽和三極管B:降低飽和深度C:增加飽和深度D:采用有源泄放回路

答案:采用抗飽和三極管;降低飽和深度;采用有源泄放回路

CMOS數字集成電路與TTL數字集成電路相比突出的優(yōu)點是（）。

A:高速度B:微功耗C:高抗干擾能力D:電源范圍寬

答案:微功耗;高抗干擾能力;電源范圍寬

基本型的TTL門電路輸出端不允許相互并聯，否則將損壞器件。

A:對B:錯

答案:對

或非門的多余輸入端不能接高電平。

A:錯B:對

答案:對

一般TTL門電路的輸出端可以直接相連，實現線與。

A:錯B:對

答案:錯

CMOS"OD門"的輸出端可連接在一起實現“線與”。

A:錯B:對

答案:對

對于TTL與非門，只要有一個輸入為低電平，輸出即為高電平，所以對與非門多余輸入端的處理不能接低電平。

A:對B:錯

答案:對

普通的邏輯門電路的輸出端不可以并聯在一起，否則可能會損壞器件。

A:錯B:對

答案:對

CMOS電路比TTL電路功耗大。

A:對B:錯

答案:錯

TTL與非門輸入端接+5V時，邏輯上屬于輸入“1”。

A:對B:錯

答案:對

CMOS門電路可以把輸出端并聯使用以實現“線與”邏輯。

A:錯B:對

答案:錯

CMOS或非門與TTL或非門的邏輯功能完全相同。

A:對B:錯

答案:對

第四章測試

一個譯碼器若有100個譯碼輸出端，則譯碼輸入端有（

）個。

A:6B:5

C:8D:7

答案:7

當編碼器

74HC148

的輸入端

I1’

、

I5’

、

I6’

、

I7’

為低電平，其余輸入端為高電平時，則輸出的編碼信號為（

）。

A:111B:110C:001D:000

答案:000

在下列選項中，不是組合電路的有（

）。

A:譯碼器B:數值比較器C:編碼器D:計數器

答案:計數器

一個八選一的數據選擇器，（

）數據輸入端。

A:有2個B:有1個C:有3個D:有8個

答案:有8個

消除組合邏輯電路“競爭-冒險”的方法有（

）。

A:修改邏輯設計B:后級加緩沖電路C:引入選通脈沖D:在輸出端接入濾波電容

答案:修改邏輯設計;引入選通脈沖;在輸出端接入濾波電容

共陰接法發(fā)光二極管數碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅動。

A:錯B:對

答案:對

優(yōu)先編碼器的編碼信號是相互排斥的，不允許多個編碼信號同時有效。

A:對B:錯

答案:錯

用4選1數據選擇器不能實現3變量的邏輯函數。

A:對B:錯

答案:錯

選出與下面所示邏輯電路圖對應的邏輯關系式為（

）。

A:Y=ABCB:C:Y=A+B+CD:Y=AC+BD

答案:Y=AC+BD

雙四選一數據選擇器構成的組合邏輯電路，輸入變量為A、B、C，輸出邏輯函數為F1

、F2，其功能為（

）。

A:F1

=∑m(1,2,3,7)，F2=∑m（3,5,6,7），全減器B:F1

=∑m(1,2,4,7)，F2=∑m(4,5,6,7)，

全加器C:F1

=∑m(1,2,4,7)，F2=∑m（1,3,6,7），全減器D:F1

=∑m(1,2,4,7)，F2=∑m(3,5,6,7)，

全加器

答案:F1

=∑m(1,2,4,7)，F2=∑m(3,5,6,7)，

全加器

已知有一個3輸入端的門電路，若輸入信號A、B、C的波形如圖

(a)所示，輸出信號Y的波形如圖(b)所示，則該門電路執(zhí)行的是（

）邏輯操作。

A:與B:或C:與非D:或非

答案:與非

在圖中，選出與下列邏輯式順序對應的邏輯圖是（

）。

Y1=(A+B)C

Y2=AB+BC

Y3=(A+B)(A+C)

Y4=A+BC

Y5=A(B+C)+BC

A:(c),(b),(a),(e),(d)B:(a),(e),(d),(c),(b)C:(b),(c),(a),(e),(d)D:(c),(b),(d),(a),(e)

答案:(c),(b),(a),(e),(d)

指出下圖用“與非門”組成電路的邏輯關系是（

）。

A:“異或”關系B:“同或”關系C:“與非”關系D:“或非”關系

答案:“異或”關系

A、B為邏輯門的2個端入端，Y為輸出。A、B和Y的波形如下圖所示，則該門實現的是（

）。

A:“或非”邏輯功能B:“與非”邏輯功能C:“與”邏輯功能D:“或”邏輯功能

答案:“與”邏輯功能

選出與下圖對應的邏輯式（

）。

A:B:C:D:

答案:

設計一個裁判表決電路。裁判組由三人組成，分別為：主裁判A，副裁判B和副裁判C。判定比賽的規(guī)則如下：只有當兩個或兩個以上裁判支持，并且其中有一個是主裁判時，比賽結果的裁決才有效。令A、B、C為1表示支持，為0表示反對。裁決結果Y為1表示有效，Y為0表示無效。下列表達式中能實現改電路功能的是（

）。

A:Y=A+BCB:Y=AB+AC

C:Y=ABCD:Y=A+B+c

答案:Y=AB+AC

組合邏輯電路中的競爭-冒險是由于（

）引起的。

A:門電路的傳輸延遲B:觸發(fā)器的延時

C:最大項D:最小項

答案:門電路的傳輸延遲

能實現兩個1位二進數和來自低位的進位相加的電路叫全加器。

A:錯B:對

答案:對

串行進位加法器的缺點是運算速度慢，優(yōu)點是電路結構簡單。超前進位加法器的優(yōu)點是運算速度快，缺點是電路結構復雜。

A:對B:錯

答案:對

組合邏輯電路由邏輯門和觸發(fā)器構成。

A:對B:錯

答案:錯

第五章測試

觸發(fā)器是一種（

）。

A:單穩(wěn)態(tài)電路B:無穩(wěn)態(tài)電路C:雙穩(wěn)態(tài)電路D:三穩(wěn)態(tài)電路

答案:雙穩(wěn)態(tài)電路

當與非門構成的基本SR鎖存器處于置0狀態(tài)時，其輸入信號S、R取值應為（?????）。

A:01B:00C:10D:11

答案:01

使觸發(fā)器的狀態(tài)變化分兩步完成的觸發(fā)方式是（

）。

A:維持阻塞觸發(fā)方式B:脈沖觸發(fā)方式C:電平觸發(fā)方式D:邊沿觸發(fā)方式

答案:脈沖觸發(fā)方式

下列哪一種觸發(fā)器容易產生“直通”問題？（

）

A:同步SR觸發(fā)器B:主從SR觸發(fā)器C:邊沿D觸發(fā)器D:主從JK觸發(fā)器

答案:同步SR觸發(fā)器

JK觸發(fā)器處于翻轉狀態(tài)時，輸入信號的條件是（

）。

A:J=0，K=1B:J=0，K=0C:J=1，K=1D:J=1，K=0

答案:J=1，K=1

對于D觸發(fā)器，若CP脈沖到來前所加的激勵信號D＝１，可以使觸發(fā)器的狀態(tài)（

?）。

A:翻轉B:置0C:不變D:置1

答案:置1

對于T觸發(fā)器，當T=(???????)時，觸發(fā)器處于保持狀態(tài)。

A:0、1均可B:1C:0D:其余選項都不正確

答案:0

某存儲器具有8根地址線和8根雙向數據線，則該存儲器的容量為（

）。

A:8K×8

B:256×8

C:8×3

D:256×256

答案:256×8

尋址容量為16K×8的RAM需要（

）根地址線。

A:8B:14C:16D:4

答案:14

能夠存儲二值信息的器件有（

）。

A:觸發(fā)器B:只讀存儲器C:寄存器D:隨機存儲器

答案:觸發(fā)器;只讀存儲器;寄存器;隨機存儲器

JK觸發(fā)器（

）。

A:具有“置0”功能B:具有“置1”功能C:具有“保持”功能D:具有“翻轉”功能

答案:具有“置0”功能;具有“置1”功能;具有“保持”功能;具有“翻轉”功能

下列觸發(fā)器中，沒有約束條件的是（

）。

A:T觸發(fā)器B:SR觸發(fā)器C:JK觸發(fā)器D:D觸發(fā)器

答案:T觸發(fā)器;JK觸發(fā)器;D觸發(fā)器

JK觸發(fā)器初始狀態(tài)Q=1，欲使JK觸發(fā)器次態(tài)按Q*=1工作，可使JK觸發(fā)器的輸入端（

）。

A:J=0，K=1B:J=K=0

C:J=K=1

D:J=1，K=0

答案:J=K=0

;J=1，K=0

觸發(fā)器的輸出包含兩個暫穩(wěn)態(tài)。

A:錯B:對

答案:錯

主從JK觸發(fā)器、邊沿JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能完全相同。（

）

A:錯B:對

答案:對

第六章測試

一般情況下，時序邏輯電路在結構上包含（

）。

A:存儲電路B:組合邏輯電路和存儲電路

C:觸發(fā)器D:組合邏輯電路

答案:組合邏輯電路和存儲電路

Mealy型時序邏輯電路的輸出是（

）。

A:與輸入和電路當前狀態(tài)均有關

B:只與輸入有關C:與輸入和電路當前狀態(tài)均無關D:只與電路當前狀態(tài)有關

答案:與輸入和電路當前狀態(tài)均有關

一個4位串行數據輸入的移位寄存器，時鐘脈沖頻率為1kHz，完成轉換4位并行數據輸出的時間為（

）。

A:4μs

B:4ms

C:8ms

D:8μs

答案:4ms

要構成七進制計數器，（

）。

A:至少需要2個觸發(fā)器B:至少需要3個觸發(fā)器C:至少需要7個觸發(fā)器D:至少需要5個觸發(fā)器

答案:至少需要3個觸發(fā)器

N個觸發(fā)器可以構成最大計數長度（進制數）為（

）的計數器。

A:2NB:NC:N+1D:N-1

答案:2N

一個5位的二進制加計數器，由00000狀態(tài)開始，經過75個時鐘脈沖后，此計數器的狀態(tài)為（

）。

A:01011B:01100C:00111D:01010

答案:01011

n位扭環(huán)形計數器中，無效狀態(tài)的個數為（

）。

A:2n-1B:

2nC:2n-nD:2n-2n

答案:2n-2n

把一個五進制計數器與一個四進制計數器串聯可得到（

）進制計數器。

A:9B:20C:4

D:5

答案:20

4位移位寄存器，現態(tài)Q0Q1Q2Q3為1100，經左移1位后其次態(tài)為（

）。

A:1011或1110

B:1000或1001

C:0011或1111D:0011或1011

答案:1000或1001

欲設計0，1，2，3，4，5，6，7這幾個數的計數器，如果設計合理，采用同步二進制計數器，最少應使用（

）級觸發(fā)器。

A:3B:4C:5D:2

答案:3

五個D觸發(fā)器構成環(huán)形計數器，其計數長度為（

）。

A:32B:25C:5D:10

答案:5

移位寄存器的邏輯功能包括（

）。

A:移位

B:寄存數碼

C:數據轉換D:計數

答案:移位

;寄存數碼

;數據轉換;計數

下面幾項屬于時序邏輯電路的是（

）。

A:計數器B:序列脈沖發(fā)生器C:移位寄存器D:數碼寄存器

答案:計數器;序列脈沖發(fā)生器;移位寄存器;數碼寄存器

由兩片74LS161芯片構成29進制加法計數器，兩片計數器芯片的連接方式有（

）。

A:串行進位

B:同步預置數C:反饋D:并行進位

答案:串行進位

;并行進位

同步二進制計數器的電路比異步二進制計數器復雜，所以實際應用中較少使用同步二進制計數器。

A:對B:錯

答案:錯

環(huán)形計數器如果不作自啟動修改，則總有孤立狀態(tài)存在。

A:對B:錯

答案:對

環(huán)形計數器在每個時鐘脈沖CP作用時，僅有一位觸發(fā)器發(fā)生狀態(tài)更新。

A:對B:錯

答案:錯

第七章測試

只有暫穩(wěn)態(tài)的電路是（

）。

A:定時器B:施密特觸發(fā)器C:單穩(wěn)態(tài)電路D:多諧振蕩器

答案:多諧振蕩器

單穩(wěn)態(tài)觸發(fā)器有（

）。

A:定時、延時和整形功能B:定時和延時功能C:計數功能D:整形功能

答案:定時、延時和整形功能

一個由555定時器構成的單穩(wěn)態(tài)觸發(fā)器的正脈沖寬度為（

）。

A:1.1RCB:1.4RCC:0.7RCD:RC

答案:1.1RC

石英晶體多諧振蕩器的最突的出優(yōu)點是（

）。

A:速度高B:輸出波形邊沿陡峭C:振蕩頻率穩(wěn)定D:電路簡單

答案:振蕩頻率穩(wěn)定

用555定時器組成施密特觸發(fā)器，當輸入控制端CO外接10V電壓時，回差電壓為（

）。

A:3.33VB:10VC:6.66VD:5V

答案:5V

以下各電路中，可以產生脈沖用于定時的是（

）。

A:多諧振蕩器B:施密特觸發(fā)器

C:單穩(wěn)態(tài)觸發(fā)器D:石英晶體多諧振蕩器

答案:單穩(wěn)態(tài)觸發(fā)器

555定時器的2腳、6腳接在一起構成（

）。

A:多諧振蕩器B:基本RC觸發(fā)器

C:施密特觸發(fā)器D:單穩(wěn)態(tài)觸發(fā)器

答案:施密特觸發(fā)器

555定時器的TH端、TR端的電平分別小于2VDD/3和VDD/3時定時器的輸出狀態(tài)是（

）。

A:不確定B:0C:1D:原狀態(tài)

答案:1

單穩(wěn)態(tài)觸發(fā)器的暫穩(wěn)態(tài)維持時間用tW表示，與電路中RC成正比。

A:對B:錯

答案:對

施密特觸發(fā)器可用于將三角波變換成正弦波。

A:對B:錯

答案:錯

施密特觸發(fā)器的正向閾值電壓VT+一定大于負向閾值電壓VT-。

A:錯B:對

答案:對

單穩(wěn)態(tài)觸發(fā)器的暫穩(wěn)態(tài)時間與輸入觸發(fā)脈沖寬度成正比。

A:對B:錯

答案:錯

多諧振蕩器的輸出信號的周期與阻容元件的參數成正比。

A:錯B:對

答案:對

脈沖整形電路有（

）。

A:施密特觸發(fā)器B:555定時器C:單穩(wěn)態(tài)觸發(fā)器D:多諧振蕩器

答案:施密特觸發(fā)器;單穩(wěn)態(tài)觸發(fā)器

第八章測試

D/A轉換器產生轉換誤差的原因有（

）。

A:運算放大器的零點漂移B:模擬開關導通內阻和導通壓降的差異C:電阻網絡中電阻阻值的偏差D:參考電壓的波動

答案:運算放大器的零點漂移;模擬開關導通內阻和導通壓降的差異;電阻網絡中電阻阻值的偏差;參考電壓的波動

一個無符號10位數字輸入的DAC，其輸出電平的級數為（

）。

A:4B:2的10次方C:10D:1024

答案:2的10次方;1024

在相同的基準電壓下，D/A轉換器的位數越多，能夠分辨的最小輸出電壓變化量就越小。

A:對B:錯

答案:對

權電阻網絡D/A轉換器的電路簡單且便于集成工藝制造，因此被廣泛使用。

A:對B:錯

答案:錯

D/A轉換器的最大輸出電壓的絕對值可達到基準電壓VREF。

A:對B:錯

答案:錯

D/A轉換器的位數越多，轉換精度越高。

A:對B:錯

答案:對

為使采樣輸出信號不失真地代表輸入模擬信號，采樣頻率fs和輸入模擬信號的最高頻率fim的關系是fs（

）fim。

A:≤B:≥2C:≤2D:≥

答案:≥2

在位數不同的D/A轉換器中，分辨率最高的是（

）。

A:4位B:8位C:12位D:10位

答案:12位

A/D轉換的一般步驟包括（

）、（

）、（

）和（

）。

A:采樣，數字化，保持，編碼B:采樣，保持，量化，編碼

C:采樣，保持，量化，譯碼D:采樣，量化，保持，編碼

答案:采樣，保持，量化，編碼

8位D/A轉換器當輸入數字量只有最高位為高電平時輸出電壓為5V，若只有最低位為高電平，則輸出電壓為（

）。若輸入為10001000，則輸出電壓為（

）。

A:80mV，

2.66VB:20mV，

5.32VC:40mV，

2.66V

D:40mV，

5.32V

答案:40mV，

5.32V

將幅值上、時間上離散的階梯電平統(tǒng)一歸并到最鄰近的指定電平的過程稱為（

）。

A:編碼B:量化C:保持D:采樣

答案:量化

10位倒T型電阻網絡DAC的電阻網絡中，電阻取值有（

）種。

A:2B:10C:4D:1

答案:2

8位逐次逼近型A/D轉換器，如所加時鐘頻率為200kHZ，則完成1次轉換需要的時間為（

）。

A:80μsB:50μsC:60μsD:70μs

答案:50μs

下列A/D轉換器速度最慢的是（

）。

A:逐次逼近型A/D轉換器B:雙積分型A/D轉換器C:并行比較型A/D轉換器

答案:雙積分型A/D轉換器

第九章測試

可編程邏輯器件PLD的基本結構形式是？

A:或--與式B:與--或式C:與--與式D:或--或式

答案:與--或式

可以多次編程的器件是？

A:PALB:PROMC:PLAD:GAL

答案:GAL

VHDL語言程序結構中必不可少的部分是?

A:實體和結構體B:庫C:配置D:程序包

答案:實體和結構體

下面哪種VHDL庫使用時不需聲明？

A:IEEE庫B:WORK庫C:STD庫D:ASIC庫

答案:WORK庫

VHDL語言端口模式中不允許內部引用該端口信號的是？

A:INOUTB:INC:OUTD:BUFFER

答案:OUT

能反饋輸出信號至內部的端口模式是?

A:INB:BUFFERC:INOUTD:OUT

答案:BUFFER

Q0為輸出信號，但內部設計會用到其反饋信號，其正確的端口說明是?

A:Q0:INBITB:Q0:INOUTBITC:Q0:OUTBITD:Q0:BUFFERBIT

答案:Q0:BUFFERBIT

STD_LOGIC_1164程序包的正確聲明方法是?

A:USESTD_LOGIC_1164B:USEIEEE.STD_LOGIC_1164.ALLC:USEIEEE.STD_LOGIC_1164D:USE

答案:USEIEEE.STD_LOGIC_1164.ALL

TYPEweekIS（sun，mon，tue，wed，thr，fri，sat）；week的數據類型是?

A:BITB:枚舉C:STD_LOGICD:字符

答案:枚舉

VHDL語言優(yōu)先級最高的運算符是?

A:ANDB:NOTC:XORD:OR

答案:NOT

變量不能使用的程序結構部分是？

A:進程B:過程C:函數D:結構體

答案:結構體

能在進程之間傳遞信息的數據對象是？

A:常量B:信號C:變量D:文件

答案:信號

signala:bit;signalb:bit_vector(1downto0);下面正確的表達式是？

A:a:=b(0)B:a<=b(0)C:b<=aD:a<=b

答案:a<=b(0)

a的初值為0；執(zhí)行語句a<=a+1;a<=a+1;a<=a+1;后，a的值為？

A:1B:2C:3D:0

答案:1

布爾表達式Y=AB+C的正確表達式是？

A:Y<=AC+CB:Y<=AAND(BORC)C:Y<=AANDBORCD:Y<=AANDB+C

答案:Y<=AANDBORC

有優(yōu)先級關系的語句是？

A:元件例化語句B:條件賦值語句C:簡單賦值語句D:選擇賦值語句

答案:條件賦值語句

在下面程序結構______中執(zhí)行的語句是并行語句？

A:函數B:過程C:進程

D:結構體

答案:結構體

以下

語句不是順序局。

A:ifB:caseC:componentD:loop

答案:component

常量的正確表達格式是？

A:CONSTANTVcc:REAL=5.0B:CONSTANTVccREAL=5.0C:CONSTANTVcc:=5.0D:CONSTANTVcc:REAL:=5.0

答案:CONSTANTVcc:REAL:=5.0

signala,b:bit;signaly:bit_vector(1downto0);下面正確的表達式是？

A:y<=bandaB:y<=b