單周期cpu5170309103602019年6月4 測試指 初始化.............................. 實(shí)現(xiàn)代 針腳分 調(diào)試............................... 編譯與寫入........................... 代 總 理解計(jì)算機(jī)5大組成部分的協(xié)調(diào)工作原理，理解程序自動執(zhí)行掌握I/O端口的設(shè)計(jì)方法，理解I/O會通過設(shè)計(jì)I/O根據(jù)課件ppt的單周期cpu的設(shè)計(jì)圖，講各個(gè)模塊銜接起來，即把每 lw指令從FPGA板的十個(gè)開關(guān)中9個(gè)電位，其中8位分別表示2個(gè)4位二進(jìn)制數(shù)，另外一位表示是否為重置，2個(gè)二進(jìn)制數(shù)分別對應(yīng)頂層文件中的in_port0，in_port1，重置位對應(yīng)resetn。輸出是3組2位的數(shù)碼管，依次是兩個(gè)輸入的add，and以及or操作的結(jié)果，對應(yīng)頂層文件接口中的out_port0，out_port1，out_port2。lw指令把地址為c0和c4的數(shù)據(jù)取出，這兩個(gè)地址即FPGA板上的8switch。sw80、8488FPGA上的三組2個(gè)的數(shù)碼管。大部分單周期CPU代碼已經(jīng)給出，主要實(shí)現(xiàn)了controlunit以及controlunitI/O部分主要是定義lw和sw帶來的一系列非頂層文件中的端口的增加；同時(shí)刪去了clock這個(gè)時(shí)鐘，輸入只有mem_clock，clock由內(nèi)存時(shí)鐘上升沿改變電位得到，即頻率是內(nèi)存4resetnclock8個(gè)二進(jìn)制數(shù)字的電位；輸出主要是6個(gè)數(shù)碼管的每個(gè)針腳，每個(gè)數(shù)碼管有7出2位采用了10進(jìn)制，因此對于每個(gè)out_port數(shù)碼管的7935%，寫入板子失敗等等。主要時(shí)間也是花在了這一部分編譯文件，通過編譯后把內(nèi)容燒寫到FPGA inputresetn,input[3:0]in_port0,in_port1;wire[31:0]wire[31:0]out_port0,out_port1,out_port2,data;outputwire[6:0]HEX0,HEX1,HEX2,HEX3,HEX4,HEX5;half_frequencysc_cpucpu(clock,resetn,inst,memout,pc,wmem,aluout,data);sc_instmemimem(pc,inst,clock,mem_clk,imem_clk);sc_datamemdmem(aluout,data,memout,wmem,clock,mem_clk,sevensegss0(out_port0,HEX1,HEX0);sevensegss2(out_port1,HEX3,HEX2);sevensegss3(out_port2,HEX5,HEX4);modulehalf_frequency(resetn,mem_clk,clock);inputresetn,mem_clk;outputregalways@(posedgemem_clk)if(~resetn)clock<=0;clock<=~clock;I/O輸入輸出部moduleio_input_reg(addr,io_clk,io_read_data,in_port0,in_port1);input[31:0]addr,in_port0,in_port1; output[31:0] [31:0]in_reg0,in_reg1;//inputport0&1always@(posedgeio_clk)in_reg0<=in_port0;//輸入端口在io_clk上升沿時(shí)進(jìn)行數(shù)據(jù)鎖in_reg1<=in_port1;//輸入端口在io_clk上升沿時(shí)進(jìn)行數(shù)據(jù)鎖moduleio_input_mux(a0,a1,sel_addr,y);input[31:0]a0,a1;input[5:0]sel_addr;output[31:0]y; [31:0]y;always@*case(sel_addr)6'b110000:y=6'b110001:y=input[31:0]addr,datain;inputwrite_io_enable,io_clk,output[31:0]out_port0,out_port1,out_port2;reg[31:0]out_port0,out_port1,out_port2;always@(posedgeio_clkornegedgeclrn)if(clrn==0)out_port0<=out_port1<=out_port2<=0;elsebeginif(write_io_enable==1)6'b100000:out_port0<=datain;//80h6'b100001:out_