1、DDS便攜式信號源設計指導導師：答辯者： 學號：報告提綱一、選題背景二、設計的基本內(nèi)容三、設計框圖及流程圖四、研究平臺五、預期目標六、進度安排七、參考文獻一、選題的背景 FPGA（Field Programmable Gate Array） 現(xiàn)場可編程門陣列憑借其強大功能，正逐漸占據(jù)著越來越大的市場。1.傳統(tǒng)方向：通信設備的高速接口電路設計2. 數(shù)字信號處理方向或數(shù)學計算方向3. SOPC方向一、選題的背景DDS便攜式波形發(fā)生器： 正弦波、方波、三角波 遞增鋸齒波、遞減鋸齒波、階梯波一、選題的背景 FPGACPU靈活定制芯片控制能力弱 控制能力強組合邏輯能力較強 時序?qū)崿F(xiàn)能力強事務管理能力強運

2、行速度快 受時鐘源限制大量軟核 難以超越自身I/O資源豐富 I/O資源有限二、設計的基本內(nèi)容 FPGA&ARM聯(lián)合系統(tǒng)實現(xiàn)DDS便攜式信號源的設計 FPGA：Xilinx Spartan6 CPU：ARM Cortex-M4 二、設計的基本內(nèi)容DDS便攜式波形發(fā)生器 FPGA硬件模塊： DDS信號產(chǎn)生部分 總線接口部分 CPU軟件模塊： 總線接口 液晶驅(qū)動 A/D采集 二、設計的基本內(nèi)容人機交互模塊： 按鍵輸入 液晶顯示末端信號處理模塊： D/A轉(zhuǎn)換 放大 濾波三、設計框圖及流程圖系統(tǒng)框圖三、設計框圖及流程圖硬件框圖三、設計框圖及流程圖軟件流程圖四、研究平臺（1）硬件平臺 FPGA：Xilin

3、x Spartan6 CPU：ARM Cortex-M4（2）軟件平臺 FPGA：ISE Design Suite 14.4 CPU：IAR Embedded Workbench 電路設計：Multisim10.0 PCB：Altium Designer Summer 09五、預期目標完成 DDS便攜式信號源設計 信號的輸出類型：正弦波、方波、三角波、遞增鋸齒波、遞減鋸齒波、階梯波 信號的幅度：03.3V 信號的頻率：kHzMHz五、預期目標完成 DDS便攜式信號源設計便攜式處理：各模塊置于開發(fā)板等同面積的PCB內(nèi)外部僅留有LCD12864顯示屏接口、電源開關(guān)及參數(shù)調(diào)節(jié)按鍵、旋鈕五、預期目標六

4、、進度安排第1周：收集資料第2周：文獻翻譯第3周：撰寫開題報告第4周：開題答辯第56周：系統(tǒng)分析與設計第7周：電路設計實驗與軟件編程第8周：中期答辯第910周：電路設計實驗與軟件編程第1113周：完成軟硬調(diào)試，系統(tǒng)測試第14周：測試驗收第15周：撰寫畢業(yè)論文答辯準備第16周：畢業(yè)答辯七、參考文獻 1 譚浩強.C程序設計.清華大學出版社,2009 2 楊恢先.單片機原理及應用.湘潭大學出版社,2013 3 周興華.手把手教你學CPLD/FPGA與單片機聯(lián)合設 計.北京航空航天大學出版社,2010 4 施國勇.數(shù)字信號處理FPGA電路實現(xiàn).高等教育出版 社,2010 5 湯琦. Xilinx FPGA高級設計與應用.電子工業(yè)出版社 ,201