1、EDA技術(shù)與應(yīng)用計算機與信息學(xué)院計算機與信息學(xué)院劉海韻劉海韻haiyun_勤學(xué)樓勤學(xué)樓4121課程簡介課程簡介課程性質(zhì)：課程性質(zhì)：通信工程通信工程專業(yè)選修課專業(yè)選修課課時：32學(xué)時教材：EDA技術(shù)實用教程-Verilog HDL版（第 五版）科學(xué)出版社考核方式： 以考試成績（閉卷）為主，作業(yè)占最終考核成績一定比例 E D A技術(shù)與應(yīng)用教學(xué)目的教學(xué)目的了解了解一類器件一類器件；掌握掌握一門設(shè)計語言一門設(shè)計語言；熟悉熟悉一種設(shè)計工具；一種設(shè)計工具； E D A技術(shù)與應(yīng)用 E D A技術(shù)與應(yīng)用第第1章章 EDA技術(shù)概述技術(shù)概述 E D A技術(shù)與應(yīng)用1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 什么是什么是

2、EDA?廣義廣義是指以計算機和微電子技術(shù)為先導(dǎo)，匯集了計算機圖形學(xué)、數(shù)據(jù)庫管理、圖論和拓撲邏輯、編譯原理、微電子工藝和計算數(shù)學(xué)等多種計算機應(yīng)用學(xué)科最新成果的先進技術(shù)。EDA (Electronic Design Automation，電子設(shè)計自，電子設(shè)計自動化動化)就是以計算機為工作平臺，以EDA軟件工具為開發(fā)環(huán)境，以PLD器件或者ASIC專用集成電路為目標(biāo)器件設(shè)計實現(xiàn)電路系統(tǒng)的一種技術(shù)。 E D A技術(shù)與應(yīng)用1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 什么是什么是EDA? EDA技術(shù)在EDA工具軟件平臺上，對以硬件描述語言HDL（Hardware Description Language）為系統(tǒng)

3、邏輯描述手段完成的設(shè)計文件，自動地完成邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測試等功能，直至實現(xiàn)既定性能的電子線路系統(tǒng)功能。 EDA技術(shù)使得設(shè)計者的工作幾乎僅限于利用軟件的方式，即利用硬件描述語言HDL和EDA軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。 E D A技術(shù)與應(yīng)用1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 什么是什么是EDA? 在硬件方面融合了大規(guī)模集成電路制造技術(shù)、IC版圖設(shè)計技術(shù)、ASIC測試和封裝技術(shù)、FPGA和CPLD編程下載技術(shù)、自動測試技術(shù)等； 在計算機輔助工程方面融合了計算機輔助設(shè)計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）、計算機

4、輔助工程（CAE）技術(shù)以及多種計算機語言的設(shè)計概念； 在現(xiàn)代電子學(xué)方面融合了電子線路設(shè)計理論、數(shù)字信號處理技術(shù)、嵌入式系統(tǒng)和計算機設(shè)計技術(shù)、數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)及微波技術(shù)等。 E D A技術(shù)與應(yīng)用EDA技術(shù)的發(fā)展階段技術(shù)的發(fā)展階段 EDA技術(shù)雛形技術(shù)雛形20世紀(jì)70年代，在集成電路制作方面，雙極工藝、MOS工藝已得到廣泛的應(yīng)用?？删幊踢壿嫾夹g(shù)及其器件已經(jīng)問世，計算機作為一種運算工具已在科研領(lǐng)域得到廣泛應(yīng)用。而在后期，CAD概念已見雛形。這一階段，人們開始利用計算機取代手工勞動，輔助進行集成電路板圖編輯、PCB布局布線等工作。 E D A技術(shù)與應(yīng)用EDA技術(shù)的發(fā)展階段技術(shù)的發(fā)展階段 EDA技術(shù)

5、基礎(chǔ)形成技術(shù)基礎(chǔ)形成20世紀(jì)80年代，集成電路設(shè)計進入了CMOS（互補場效應(yīng)管）時代，復(fù)雜可編程邏輯器件已進入商業(yè)應(yīng)用，相應(yīng)的輔助設(shè)計軟件也已投入使用。而在80年代末，出現(xiàn)了FPGA（現(xiàn)場可編程門陣列），使得CAE和CAD技術(shù)的應(yīng)用更為廣泛，它們在PCB設(shè)計方面的原理圖輸入、自動布局布線及PCB分析，以及邏輯設(shè)計、邏輯仿真、邏輯函數(shù)化簡等方面擔(dān)任了重要的角色，特別是各種硬件描述語言的出現(xiàn)及其在應(yīng)用和標(biāo)準(zhǔn)化方面的重大進步，為電子設(shè)計自動化必須解決的電路建模、標(biāo)準(zhǔn)文檔及仿真測試奠定了堅實的基礎(chǔ)。 E D A技術(shù)與應(yīng)用EDA技術(shù)的發(fā)展階段技術(shù)的發(fā)展階段 EDA技術(shù)成熟和實用技術(shù)成熟和實用 20世紀(jì)9

6、0年代，硬件描述語言的標(biāo)準(zhǔn)化得到進一步確立， CAE和CAD在電子技術(shù)領(lǐng)域應(yīng)用更加廣泛。電子技術(shù)在通信、計算機及家電產(chǎn)品生產(chǎn)中的市場需求和技術(shù)需求，極大地推動了EDA技術(shù)的應(yīng)用和發(fā)展。集成電路設(shè)計工藝步入了超深亞微米階段，近千萬門的大規(guī)?？删幊踢壿嬈骷年懤m(xù)面世，以及基于計算機技術(shù)的面向用戶的低成本大規(guī)模ASIC設(shè)計技術(shù)，促進了EDA技術(shù)的形成和發(fā)展。各EDA公司推出兼容各種硬件實現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語言的EDA工具軟件，將EDA技術(shù)推向了成熟。 E D A技術(shù)與應(yīng)用EDA技術(shù)的發(fā)展階段技術(shù)的發(fā)展階段 21世紀(jì)后世紀(jì)后 使電子設(shè)計成果以自主知識產(chǎn)權(quán)(IP)的方式得以明確表達和確認(rèn)成為可能。

7、 在仿真驗證和設(shè)計兩方面都支持標(biāo)準(zhǔn)硬件描述語言的功能強大的EDA軟件不斷推出。 電子技術(shù)全方位進入EDA時代。 電子領(lǐng)域各學(xué)科的界限更加模糊，更互為包容。 更大規(guī)模的FPGA和CPLD器件的不斷推出。 基于EDA工具的用于ASIC設(shè)計的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及復(fù)雜IP核模塊 。 軟硬IP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域廣泛應(yīng)用。 SoC高效低成本設(shè)計技術(shù)的成熟。 復(fù)雜電子系統(tǒng)的設(shè)計和驗證趨于簡單。 E D A技術(shù)與應(yīng)用EDA技術(shù)的主要內(nèi)容技術(shù)的主要內(nèi)容 實現(xiàn)實現(xiàn)載體：大規(guī)?？删幊踢壿嬈骷ㄝd體：大規(guī)模可編程邏輯器件（PLD） 描述描述方式：硬件描述語言（方式：硬件描述語言（HDL） 設(shè)計設(shè)計工具：

8、開發(fā)軟件、工具：開發(fā)軟件、開發(fā)系統(tǒng)開發(fā)系統(tǒng) 硬件硬件驗證：實驗開發(fā)系統(tǒng)驗證：實驗開發(fā)系統(tǒng) E D A技術(shù)與應(yīng)用1.2 EDA技術(shù)實現(xiàn)目標(biāo)技術(shù)實現(xiàn)目標(biāo) EDA技術(shù)進行電子系統(tǒng)設(shè)計的最后目標(biāo)：完成專用集成電路（ASIC）或印制電路板（PCB）的設(shè)計和實現(xiàn)。 E D A技術(shù)與應(yīng)用1、可編程邏輯器件、可編程邏輯器件 主流器件主流器件：FPGA（現(xiàn)場可編程門陣列）和（現(xiàn)場可編程門陣列）和CPLD（復(fù)雜可編程邏輯器件）（復(fù)雜可編程邏輯器件） 特點特點：直接直接面向用戶，面向用戶，靈活可編程，通用靈活可編程，通用，方便，快捷方便，快捷，成本低，維護簡單，成本低，維護簡單，可靠性好可靠性好。 也被稱為可編程專

9、用也被稱為可編程專用IC，可編程，可編程ASIC。 E D A技術(shù)與應(yīng)用2、半定制或全定制、半定制或全定制ASIC 不具備面向用戶的靈活可編程性。不具備面向用戶的靈活可編程性。 分為門陣列分為門陣列ASIC、標(biāo)準(zhǔn)單元、標(biāo)準(zhǔn)單元ASIC和全定制和全定制ASIC 門陣列門陣列ASIC：包括預(yù)定制的相連的包括預(yù)定制的相連的PMOS和和 NMOS晶體管。晶體管。 標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元ASIC： 使用庫中的標(biāo)準(zhǔn)單元設(shè)計的基于使用庫中的標(biāo)準(zhǔn)單元設(shè)計的基于 單元的集成電路。單元的集成電路。 全全定制芯片：定制芯片：針對特定工藝建立的設(shè)計規(guī)則下，針對特定工藝建立的設(shè)計規(guī)則下，設(shè)計者對電路設(shè)計有完全的設(shè)計者對電路設(shè)

10、計有完全的控制權(quán)。控制權(quán)。 也被稱為掩膜也被稱為掩膜ASIC，或直接稱，或直接稱ASIC。 E D A技術(shù)與應(yīng)用3、混合、混合ASIC 既既具有面向用戶的具有面向用戶的FPGA可編程功能和邏輯資源?？删幊坦δ芎瓦壿嬞Y源。 也含有可方便調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊。也含有可方便調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊。 E D A技術(shù)與應(yīng)用1.3 硬件描述語言硬件描述語言Verilog HDLHDL VHDLVerilog HDLSystemVerilogSystem C 在在EDA設(shè)計中使用最多，也得到設(shè)計中使用最多，也得到幾乎所有的主流幾乎所有的主流EDA工具的支持工具的支持 還還處于完善過程中，主要加

11、強了處于完善過程中，主要加強了系統(tǒng)驗證方面的功能。系統(tǒng)驗證方面的功能。 E D A技術(shù)與應(yīng)用Verilog HDL 部分語法參照部分語法參照C語言的語法。語言的語法。 具有很強的電路描述和建模能力，能從多個層次對具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述。數(shù)字系統(tǒng)進行建模和描述。 支持各種模式的設(shè)計方法：自頂向下、自底向上或支持各種模式的設(shè)計方法：自頂向下、自底向上或混合方法?；旌戏椒ā?設(shè)計邏輯功能時，設(shè)計者可專心于功能的實現(xiàn)，不設(shè)計邏輯功能時，設(shè)計者可專心于功能的實現(xiàn)，不需要對不影響功能的與工藝有關(guān)的因素花費過多的需要對不影響功能的與工藝有關(guān)的因素花費過多的時間和精

12、力。時間和精力。 可從電路物理級、晶體管級、寄存器傳輸級、行為可從電路物理級、晶體管級、寄存器傳輸級、行為級等多個層次進行仿真驗證。級等多個層次進行仿真驗證。 E D A技術(shù)與應(yīng)用1.4 其他常用其他常用HDLVHDL 全稱全稱VHSIC（Very High Speed Integrated Circuit）Hardware Description Language 與與Verilog相比的優(yōu)勢：相比的優(yōu)勢： 語法比語法比Verilog嚴(yán)謹(jǐn)。嚴(yán)謹(jǐn)。 有很好的行為級描述能力和一定的系統(tǒng)級描述能力。有很好的行為級描述能力和一定的系統(tǒng)級描述能力。 與與Verilog相比的不足：相比的不足：代碼較冗長

13、。代碼較冗長。VHDL對數(shù)據(jù)類型匹配要求過嚴(yán)，不易入門。對數(shù)據(jù)類型匹配要求過嚴(yán)，不易入門。對版圖級、管子級這些較為底層的描述級別，幾乎不對版圖級、管子級這些較為底層的描述級別，幾乎不支持。無法直接用于集成電路底層建模。支持。無法直接用于集成電路底層建模。 E D A技術(shù)與應(yīng)用1.4 其他常用其他常用HDLSystem Verilog 主要定位于集成電路的實現(xiàn)和驗證流程并為系統(tǒng)級主要定位于集成電路的實現(xiàn)和驗證流程并為系統(tǒng)級設(shè)計提供強大鏈接能力。設(shè)計提供強大鏈接能力。System C 主要用于主要用于ESL（電子系統(tǒng)級）建模與驗證。（電子系統(tǒng)級）建模與驗證。 是一種系統(tǒng)級建模語言。是一種系統(tǒng)級建模

14、語言。 E D A技術(shù)與應(yīng)用1.5 HDL綜合綜合綜合：綜合：將行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)換為低層將行為和功能層次表達的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。次的便于具體實現(xiàn)的模塊組合裝配的過程。自上而下的設(shè)計過程中每一步都可稱為一個綜合環(huán)節(jié)：自上而下的設(shè)計過程中每一步都可稱為一個綜合環(huán)節(jié)：（1）自然語言綜合自然語言綜合：從自然語言轉(zhuǎn)換到：從自然語言轉(zhuǎn)換到Verilog HDL語言語言算法表述。算法表述。（2）行為綜合行為綜合：從算法表述轉(zhuǎn)換到寄存器傳輸級（：從算法表述轉(zhuǎn)換到寄存器傳輸級（RTL，Register Transport Level）表述，即從行為域到結(jié)構(gòu)域的

15、表述，即從行為域到結(jié)構(gòu)域的綜合。綜合。（3）邏輯綜合邏輯綜合：從：從RTL級表述轉(zhuǎn)換到邏輯門的表述。級表述轉(zhuǎn)換到邏輯門的表述。（4）版圖綜合或結(jié)構(gòu)綜合版圖綜合或結(jié)構(gòu)綜合：從邏輯門表述轉(zhuǎn)換到版圖級表：從邏輯門表述轉(zhuǎn)換到版圖級表述（述（ASIC設(shè)計），或轉(zhuǎn)換到設(shè)計），或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件。的配置網(wǎng)表文件。 E D A技術(shù)與應(yīng)用編譯器編譯器將軟件程序翻譯成基于將軟件程序翻譯成基于某種特定某種特定CPU的機器代碼，的機器代碼，這種代碼僅限于這種這種代碼僅限于這種CPU，機器代碼不代表硬件結(jié)構(gòu)，更不，機器代碼不代表硬件結(jié)構(gòu)，更不能改變能改變CPU結(jié)構(gòu)。結(jié)構(gòu)。綜合器綜合器 轉(zhuǎn)化目標(biāo)是底層電路結(jié)構(gòu)

16、網(wǎng)表文件，不依賴任何硬轉(zhuǎn)化目標(biāo)是底層電路結(jié)構(gòu)網(wǎng)表文件，不依賴任何硬件環(huán)境，可獨立存在，能被移植到任何通用硬件環(huán)境，可改件環(huán)境，可獨立存在，能被移植到任何通用硬件環(huán)境，可改變硬件結(jié)構(gòu)。可用不同的電路結(jié)構(gòu)實現(xiàn)相同的功能。變硬件結(jié)構(gòu)。可用不同的電路結(jié)構(gòu)實現(xiàn)相同的功能。 E D A技術(shù)與應(yīng)用 綜合器在接收綜合器在接收Verilog程序程序并準(zhǔn)備對其綜合前，必須并準(zhǔn)備對其綜合前，必須獲得與最終實現(xiàn)設(shè)計電路獲得與最終實現(xiàn)設(shè)計電路硬件特征相關(guān)的工藝庫的硬件特征相關(guān)的工藝庫的信息，以及獲得優(yōu)化綜合信息，以及獲得優(yōu)化綜合的諸多約束條件。的諸多約束條件。 約束條件分為三種：設(shè)計約束條件分為三種：設(shè)計規(guī)則、時間約束

17、、面積約規(guī)則、時間約束、面積約束。束。 時間約束的優(yōu)先級高于面積約束。時間約束的優(yōu)先級高于面積約束。 Verilog行為描述強調(diào)的是電路的行為和功能，而不是行為描述強調(diào)的是電路的行為和功能，而不是電路如何實現(xiàn)。電路如何實現(xiàn)。 選擇電路的實現(xiàn)方案是綜合器的任務(wù)。綜合器選擇一選擇電路的實現(xiàn)方案是綜合器的任務(wù)。綜合器選擇一種能充分滿足各項約束條件且成本最低的實現(xiàn)方案。種能充分滿足各項約束條件且成本最低的實現(xiàn)方案。 E D A技術(shù)與應(yīng)用注意：注意：Verilog方面的方面的IEEE標(biāo)準(zhǔn)，主要指文檔的表述、標(biāo)準(zhǔn)，主要指文檔的表述、行為建模及仿真，在實際電子線路的設(shè)計方面，行為建模及仿真，在實際電子線路的

18、設(shè)計方面，Verilog 并沒有得到全面的標(biāo)準(zhǔn)化支持。并沒有得到全面的標(biāo)準(zhǔn)化支持。HDL綜合器綜合器并不能支持標(biāo)準(zhǔn)并不能支持標(biāo)準(zhǔn)Verilog的全集（全部語句程序），只的全集（全部語句程序），只能支持子集（部分語句），能支持子集（部分語句），并且不同并且不同的的HDL綜合器所綜合器所支持的支持的Verilog子集也不完全相同。所以對于相同的子集也不完全相同。所以對于相同的Verilog源代碼，不同的源代碼，不同的HDL綜合器可能綜合出在結(jié)構(gòu)綜合器可能綜合出在結(jié)構(gòu)和功能上并不完全相同的電路系統(tǒng)。和功能上并不完全相同的電路系統(tǒng)。 E D A技術(shù)與應(yīng)用1.6 自頂向下的設(shè)計技術(shù)自頂向下的設(shè)計技術(shù) 自

19、底向上自底向上：應(yīng)用于傳統(tǒng)電子設(shè)計技術(shù)。首先確定構(gòu)：應(yīng)用于傳統(tǒng)電子設(shè)計技術(shù)。首先確定構(gòu)成系統(tǒng)的最底層的電路模塊成系統(tǒng)的最底層的電路模塊或元件或元件的結(jié)構(gòu)和功能，的結(jié)構(gòu)和功能，然后然后根據(jù)主系統(tǒng)根據(jù)主系統(tǒng)的功能要求，組成更大的功能塊，的功能要求，組成更大的功能塊，逐步向上遞推，直至完成整個目標(biāo)系統(tǒng)的設(shè)計。是逐步向上遞推，直至完成整個目標(biāo)系統(tǒng)的設(shè)計。是一種低效、低可靠性、費時費力且成本高昂的設(shè)計一種低效、低可靠性、費時費力且成本高昂的設(shè)計方案。方案。 自頂向下自頂向下：基于：基于EDA技術(shù)，在設(shè)計各環(huán)節(jié)逐步求精技術(shù)，在設(shè)計各環(huán)節(jié)逐步求精的過程。從自然語言說明到的過程。從自然語言說明到HDL的系統(tǒng)行

20、為描述，的系統(tǒng)行為描述，從系統(tǒng)的分解、從系統(tǒng)的分解、RTL模型的建立、門級模型產(chǎn)生到模型的建立、門級模型產(chǎn)生到最終的可以物理布線實現(xiàn)的底層電路，就是從高抽最終的可以物理布線實現(xiàn)的底層電路，就是從高抽象級別到低抽象級別的整個設(shè)計象級別到低抽象級別的整個設(shè)計周期，采用的都是周期，采用的都是自頂向下。自頂向下。是是ASIC或或FPGA開發(fā)的主要設(shè)計手段。開發(fā)的主要設(shè)計手段。 E D A技術(shù)與應(yīng)用（1）提出設(shè)計說明書提出設(shè)計說明書：用自然語言表達系統(tǒng)項目的功能特：用自然語言表達系統(tǒng)項目的功能特點和技術(shù)參數(shù)等。點和技術(shù)參數(shù)等。（2）建立建立HDL行為模型行為模型：將設(shè)計說明書轉(zhuǎn)化為：將設(shè)計說明書轉(zhuǎn)化為H

21、DL行為行為模型，為下一步的行為仿真做準(zhǔn)備?？墒褂脻M足模型，為下一步的行為仿真做準(zhǔn)備?？墒褂脻M足IEEE標(biāo)準(zhǔn)標(biāo)準(zhǔn)的的Verilog/VHDL的所有語句而不必考慮可綜合性。的所有語句而不必考慮可綜合性。 E D A技術(shù)與應(yīng)用（3）HDL行為仿真行為仿真：利用：利用Verilog/VHDL仿真器對頂層系仿真器對頂層系統(tǒng)的行為模型進行仿真測試，檢查模擬結(jié)果，進行修改和統(tǒng)的行為模型進行仿真測試，檢查模擬結(jié)果，進行修改和完善。這一過程和最終實現(xiàn)的硬件沒有任何關(guān)系，主要是完善。這一過程和最終實現(xiàn)的硬件沒有任何關(guān)系，主要是對系統(tǒng)純功能行為進行考察。其中許多語句是用來了解系對系統(tǒng)純功能行為進行考察。其中許多語

22、句是用來了解系統(tǒng)各種條件下的功能特性，而不能用真實的硬件來實現(xiàn)。統(tǒng)各種條件下的功能特性，而不能用真實的硬件來實現(xiàn)。 E D A技術(shù)與應(yīng)用（4）HDL-RTL級建模級建模 ：將：將Verilog/VHDL的行為模型表達的行為模型表達為為Verilog/VHDL行為代碼（行為代碼（HDL-RTL級模型）。級模型）。 Verilog/VHDL行為代碼使用可綜合語句完成的，可最終實行為代碼使用可綜合語句完成的，可最終實現(xiàn)目標(biāo)器件的描述?，F(xiàn)目標(biāo)器件的描述。 E D A技術(shù)與應(yīng)用（5）前端功能仿真前端功能仿真 ：對：對HDL-RTL級模型進行仿真，即功級模型進行仿真，即功能仿真。功能仿真與硬件無關(guān)，仿真結(jié)

23、果表達的是可綜合能仿真。功能仿真與硬件無關(guān)，仿真結(jié)果表達的是可綜合模型的邏輯功能。模型的邏輯功能。（6）邏輯綜合邏輯綜合：使用邏輯綜合工具將：使用邏輯綜合工具將Verilog/VHDL行為行為級描述轉(zhuǎn)化為結(jié)構(gòu)化的門級電路。門級電路可由級描述轉(zhuǎn)化為結(jié)構(gòu)化的門級電路。門級電路可由ASIC庫中庫中的基本單元組成。的基本單元組成。 E D A技術(shù)與應(yīng)用（7）測試向量生成測試向量生成：針對：針對ASIC設(shè)計。對設(shè)計。對ASIC的測試向量的測試向量文件是綜合器結(jié)合含有版圖硬件特性的工藝庫后產(chǎn)生的，文件是綜合器結(jié)合含有版圖硬件特性的工藝庫后產(chǎn)生的，用于對用于對ASIC的功能測試。的功能測試。（8）功能仿真功

24、能仿真：利用測試向量對：利用測試向量對ASIC的設(shè)計系統(tǒng)和子系的設(shè)計系統(tǒng)和子系統(tǒng)的功能進行仿真。統(tǒng)的功能進行仿真。 E D A技術(shù)與應(yīng)用（9）結(jié)構(gòu)綜合結(jié)構(gòu)綜合：將綜合產(chǎn)生的邏輯連接關(guān)系網(wǎng)表文件，結(jié)：將綜合產(chǎn)生的邏輯連接關(guān)系網(wǎng)表文件，結(jié)合具體的目標(biāo)硬件環(huán)境進行標(biāo)準(zhǔn)單元調(diào)用、布局、布線和合具體的目標(biāo)硬件環(huán)境進行標(biāo)準(zhǔn)單元調(diào)用、布局、布線和滿足約束條件的結(jié)構(gòu)優(yōu)化配置。滿足約束條件的結(jié)構(gòu)優(yōu)化配置。 E D A技術(shù)與應(yīng)用（10）門級時序仿真門級時序仿真：使用門級仿真器或：使用門級仿真器或HDL仿真器進行仿真器進行門級時序仿真。這一步將帶有從布局布線得到的精確時序門級時序仿真。這一步將帶有從布局布線得到的精

25、確時序信息映射到門級電路重新仿真，以檢查電路時序，并對電信息映射到門級電路重新仿真，以檢查電路時序，并對電路功能進行最后檢查路功能進行最后檢查（11）硬件測試硬件測試：對最后完成的硬件系統(tǒng)進行檢查和測試。：對最后完成的硬件系統(tǒng)進行檢查和測試。 E D A技術(shù)與應(yīng)用1.7 EDA技術(shù)的優(yōu)勢技術(shù)的優(yōu)勢 1. 用用HDL對數(shù)字系統(tǒng)進行抽象的行為與功能描述以對數(shù)字系統(tǒng)進行抽象的行為與功能描述以及具體的內(nèi)部線路結(jié)構(gòu)描述，從而可以在電子設(shè)及具體的內(nèi)部線路結(jié)構(gòu)描述，從而可以在電子設(shè)計的各個階段和各個層次進行計算機模擬驗證，計的各個階段和各個層次進行計算機模擬驗證，保證保證設(shè)計過程的正確性，大大降低設(shè)計成本，

26、縮設(shè)計過程的正確性，大大降低設(shè)計成本，縮短設(shè)計周期短設(shè)計周期。2. 有有各類庫的各類庫的支持支持，如模擬庫，綜合庫，版圖，如模擬庫，綜合庫，版圖庫、庫、測試測試庫等。庫等。3. 某些某些HDL也是文檔型語言，也是文檔型語言，極大簡化極大簡化設(shè)計文檔的設(shè)計文檔的管理管理。4. 日益強大日益強大的邏輯設(shè)計仿真測試技術(shù)的邏輯設(shè)計仿真測試技術(shù)。5. 設(shè)計者設(shè)計者擁有完全的擁有完全的自主權(quán)自主權(quán)。既可用。既可用FPGA/CPLD實實現(xiàn)，也可直接以現(xiàn)，也可直接以ASIC實現(xiàn)。實現(xiàn)。 E D A技術(shù)與應(yīng)用1.7 EDA技術(shù)的優(yōu)勢技術(shù)的優(yōu)勢 6. EDA技術(shù)的設(shè)計語言是標(biāo)準(zhǔn)化的，開放工具是規(guī)技術(shù)的設(shè)計語言是標(biāo)

27、準(zhǔn)化的，開放工具是規(guī)范化的，設(shè)計成果是通用型的，范化的，設(shè)計成果是通用型的，IP核具有規(guī)范的核具有規(guī)范的接口協(xié)議。接口協(xié)議。良好良好的可移植與可測試性，為系統(tǒng)開的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證發(fā)提供了可靠的保證。7. 能能將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計方將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計方案中案中。8. EDA不但在整個設(shè)計流程上充分利用不但在整個設(shè)計流程上充分利用計算機的自計算機的自動設(shè)計能力動設(shè)計能力，而且在各個設(shè)計層次上利用，而且在各個設(shè)計層次上利用計算機計算機完成不同內(nèi)容的完成不同內(nèi)容的仿真模擬仿真模擬，在系統(tǒng)板設(shè)計結(jié)束后，在系統(tǒng)板設(shè)計結(jié)束后仍可利用仍可利用計

28、算機計算機對硬件系統(tǒng)進行完整的對硬件系統(tǒng)進行完整的測試測試。 E D A技術(shù)與應(yīng)用1.8 EDA設(shè)計流程設(shè)計流程 E D A技術(shù)與應(yīng)用1.8.1 設(shè)計輸入（原理圖設(shè)計輸入（原理圖/HDL文本編輯）文本編輯）1、圖形輸入、圖形輸入 狀態(tài)圖輸入狀態(tài)圖輸入：根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法，在EDA工具的狀態(tài)圖編輯器上繪出狀態(tài)圖，然后由EDA編譯器和綜合器將此狀態(tài)變化流程圖形編譯綜合成電路網(wǎng)表。 波形波形圖輸入：圖輸入：將帶設(shè)計電路看成是一個黑盒子，只需告訴EDA工具黑盒子電路的輸入和輸出時序波形圖，EDA工具即能據(jù)此完成黑盒子電路的設(shè)計。 原理圖輸入：原理圖輸入：在EDA軟件的圖形

29、編輯界面上繪制能完成特定功能的電路原理圖，原理圖由邏輯器件（符號）和連接線構(gòu)成，原理圖編輯器對輸入的圖形文件排錯之后，將其編譯成適用于邏輯綜合的網(wǎng)表文件。 E D A技術(shù)與應(yīng)用1.8.1 設(shè)計輸入（原理圖設(shè)計輸入（原理圖/HDL文本編輯）文本編輯）2、HDL文本輸入文本輸入 將使用了某種硬件描述語言的設(shè)計文本進行編輯將使用了某種硬件描述語言的設(shè)計文本進行編輯輸入。輸入。 純純HDL輸入設(shè)計是最基本、最有效和最通用的輸輸入設(shè)計是最基本、最有效和最通用的輸入方法。入方法。 E D A技術(shù)與應(yīng)用1.8.2 綜合綜合 綜合綜合就是將電路的高級語言轉(zhuǎn)換成低級的，可與就是將電路的高級語言轉(zhuǎn)換成低級的，可與

30、FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。序。 綜合綜合后生成文件格式網(wǎng)表文件，描述電路的結(jié)構(gòu)。后生成文件格式網(wǎng)表文件，描述電路的結(jié)構(gòu)。 綜合綜合器工作前，必須給定最后實現(xiàn)的硬件結(jié)構(gòu)參器工作前，必須給定最后實現(xiàn)的硬件結(jié)構(gòu)參數(shù)，將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文數(shù)，將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對應(yīng)起來，稱為相應(yīng)的映射關(guān)系。件的方式對應(yīng)起來，稱為相應(yīng)的映射關(guān)系。 需對綜合加以約束需對綜合加以約束（設(shè)計規(guī)則（設(shè)計規(guī)則，時間，面積）。，時間，面積）。 E D A技術(shù)與應(yīng)用1.8.3 適配適配 適配器適配器（結(jié)構(gòu)綜合器）將由綜合器產(chǎn)生的網(wǎng)表文

31、（結(jié)構(gòu)綜合器）將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。載文件。 EDA軟件中的綜合器可由專業(yè)的第三方軟件中的綜合器可由專業(yè)的第三方EDA公司公司提供，而適配器則需由提供，而適配器則需由FPGA/CPLD供應(yīng)商提供。供應(yīng)商提供。 適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進行邏輯映射操作，包括底層器件配置、邏器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可利用適配所產(chǎn)生的仿真文件作精確的時序成后

32、可利用適配所產(chǎn)生的仿真文件作精確的時序仿真測試，同時產(chǎn)生可用于編程的文件。仿真測試，同時產(chǎn)生可用于編程的文件。 E D A技術(shù)與應(yīng)用1.8.4 時序仿真與功能仿真時序仿真與功能仿真 仿真仿真是讓計算機根據(jù)一定的算法和仿真庫對是讓計算機根據(jù)一定的算法和仿真庫對EDA設(shè)計進行模擬測試，以驗證設(shè)計，排除錯誤設(shè)計進行模擬測試，以驗證設(shè)計，排除錯誤。時序仿真時序仿真：接近真實器件運行特性的仿真，仿真文：接近真實器件運行特性的仿真，仿真文件中包含器件硬件特性參數(shù)，仿真精度高。仿真文件中包含器件硬件特性參數(shù)，仿真精度高。仿真文件必須來自針對具體器件的綜合器與適配器。件必須來自針對具體器件的綜合器與適配器。功

33、能仿真功能仿真：直接對：直接對HDL、原理圖描述或其他描述形、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求。仿真過程可不涉及任何具是否滿足原設(shè)計的要求。仿真過程可不涉及任何具體器件的硬件特性，不經(jīng)歷綜合與適配階段，在設(shè)體器件的硬件特性，不經(jīng)歷綜合與適配階段，在設(shè)計項目編譯后即可進入門級仿真器進行模擬測試，計項目編譯后即可進入門級仿真器進行模擬測試，耗時短。耗時短。通常，首先進行功能仿真，確認(rèn)設(shè)計文件表達的功通常，首先進行功能仿真，確認(rèn)設(shè)計文件表達的功能接近或滿足設(shè)計意圖，再進行綜合、適配和時序能接近或滿足設(shè)計

34、意圖，再進行綜合、適配和時序仿真。仿真。 E D A技術(shù)與應(yīng)用1.8.5 編程下載編程下載 把適配后生成的下載或配置文件，通過編程器或把適配后生成的下載或配置文件，通過編程器或編程電纜向編程電纜向FPGA或或CPLD下載，以便進行硬件下載，以便進行硬件調(diào)試和驗證。調(diào)試和驗證。1.8.6 硬件測試硬件測試 將含有載入了設(shè)計文件的將含有載入了設(shè)計文件的FPGA或或CPLD的硬件的硬件系統(tǒng)進行統(tǒng)一測試，排除錯誤，改進設(shè)計。系統(tǒng)進行統(tǒng)一測試，排除錯誤，改進設(shè)計。 E D A技術(shù)與應(yīng)用1.9 ASIC及其設(shè)計流程及其設(shè)計流程 ASIC指用于某一專指用于某一專門用途的集成電路門用途的集成電路器件。器件。

35、分為數(shù)字分為數(shù)字ASIC、模、模擬擬ASIC和數(shù)?；旌虾蛿?shù)模混合ASIC。 E D A技術(shù)與應(yīng)用 全定制法：全定制法：基于晶體管級的手工設(shè)計版圖的制造基于晶體管級的手工設(shè)計版圖的制造方法。工作量大，周期長，易出錯。面積利用率方法。工作量大，周期長，易出錯。面積利用率最好，性能較好，功耗較低。最好，性能較好，功耗較低。 半定制法：半定制法：約束性設(shè)計方式，周期短，成本低，約束性設(shè)計方式，周期短，成本低，簡化設(shè)計。分為門陣列法、標(biāo)準(zhǔn)單元法和可編程簡化設(shè)計。分為門陣列法、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。邏輯器件法。1.9.1 ASIC設(shè)計簡介設(shè)計簡介 E D A技術(shù)與應(yīng)用 預(yù)先設(shè)計和制造好各種規(guī)模的母

36、片，內(nèi)部成行成預(yù)先設(shè)計和制造好各種規(guī)模的母片，內(nèi)部成行成列、列、并并等間距地排列著基本單元的陣列。等間距地排列著基本單元的陣列。 除金屬連線及引線孔以外的各層版圖圖形均固定不變，除金屬連線及引線孔以外的各層版圖圖形均固定不變，只剩下一層或兩層金屬鋁連線及只剩下一層或兩層金屬鋁連線及孔的掩孔的掩膜需要根據(jù)用膜需要根據(jù)用戶電路的不同而定制。戶電路的不同而定制。 每個基本單元是由三對或五對晶體管組成，基本單元每個基本單元是由三對或五對晶體管組成，基本單元的高度、寬度都相等，并按行排列。的高度、寬度都相等，并按行排列。 設(shè)計人員只需要設(shè)計到電路一級。設(shè)計人員只需要設(shè)計到電路一級。 優(yōu)點：涉及工藝少，模

37、式規(guī)范，設(shè)計自動化程度高，優(yōu)點：涉及工藝少，模式規(guī)范，設(shè)計自動化程度高，設(shè)計周期短，造價低，且適合于小批量的設(shè)計周期短，造價低，且適合于小批量的ASIC設(shè)計。設(shè)計。 缺點：芯片利用率低，靈活性差，對設(shè)計限制過多。缺點：芯片利用率低，靈活性差，對設(shè)計限制過多。（1）門陣列法）門陣列法 E D A技術(shù)與應(yīng)用 必須預(yù)建完善的版圖單元庫。庫中包括以物理版圖級必須預(yù)建完善的版圖單元庫。庫中包括以物理版圖級表達的各種電路元件和電路模塊表達的各種電路元件和電路模塊“標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元”，可供，可供用戶調(diào)用以設(shè)計不同功能的芯片。用戶調(diào)用以設(shè)計不同功能的芯片。 設(shè)計布圖時，從單元庫中調(diào)出標(biāo)準(zhǔn)單元按行排列，行設(shè)計布

38、圖時，從單元庫中調(diào)出標(biāo)準(zhǔn)單元按行排列，行與行之間留有布線通道，同行或相鄰行的單元相連可與行之間留有布線通道，同行或相鄰行的單元相連可通過單元行的上、下通道完成。隔行單元之間的垂直通過單元行的上、下通道完成。隔行單元之間的垂直方向互連必須借用事先預(yù)留在標(biāo)準(zhǔn)單元內(nèi)部的走線道方向互連必須借用事先預(yù)留在標(biāo)準(zhǔn)單元內(nèi)部的走線道或在兩單元間設(shè)置的走線道單元或空單元來完成連接?；蛟趦蓡卧g設(shè)置的走線道單元或空單元來完成連接。 優(yōu)點：靈活，效率高，優(yōu)點：靈活，效率高，100%布通率，自動化，周期布通率，自動化，周期短，從短，從FPGA/CPLD設(shè)計向使用標(biāo)準(zhǔn)單元法設(shè)計的設(shè)計向使用標(biāo)準(zhǔn)單元法設(shè)計的ASIC設(shè)計遷移

39、很方便。設(shè)計遷移很方便。 缺點：工藝更新后單元庫也要更新。缺點：工藝更新后單元庫也要更新。（2）標(biāo)準(zhǔn)單元法）標(biāo)準(zhǔn)單元法 E D A技術(shù)與應(yīng)用 用可編程邏輯器件設(shè)計用戶定制的數(shù)字電路系統(tǒng)。用可編程邏輯器件設(shè)計用戶定制的數(shù)字電路系統(tǒng)。 芯片內(nèi)的硬件資源和連線資源由廠家預(yù)先制定好，可芯片內(nèi)的硬件資源和連線資源由廠家預(yù)先制定好，可方便地通過編程下載獲得重新配置。方便地通過編程下載獲得重新配置。 不必關(guān)心器件實現(xiàn)的具體工藝。不必關(guān)心器件實現(xiàn)的具體工藝。 優(yōu)點：效率高。優(yōu)點：效率高。 缺點：性能、速度和單位成本不具備競爭性。缺點：性能、速度和單位成本不具備競爭性。 為降低單位成本，可用可編程邏輯器件實現(xiàn)設(shè)

40、計后，為降低單位成本，可用可編程邏輯器件實現(xiàn)設(shè)計后，用特殊方法轉(zhuǎn)成用特殊方法轉(zhuǎn)成ASIC電路。電路。（3）可編程邏輯器件法）可編程邏輯器件法 E D A技術(shù)與應(yīng)用1.9.2 ASIC設(shè)計一般流程簡述設(shè)計一般流程簡述（1）系統(tǒng)規(guī)格說明系統(tǒng)規(guī)格說明：分析并確定整個系統(tǒng)的功能、要求達：分析并確定整個系統(tǒng)的功能、要求達到的性能、物理尺寸，確定采用何種制造工藝、設(shè)計周期到的性能、物理尺寸，確定采用何種制造工藝、設(shè)計周期和設(shè)計費用。建立系統(tǒng)的行為模型，進行可行性驗證。和設(shè)計費用。建立系統(tǒng)的行為模型，進行可行性驗證。 E D A技術(shù)與應(yīng)用1.9.2 ASIC設(shè)計一般流程簡述設(shè)計一般流程簡述（2）系統(tǒng)劃分系統(tǒng)

41、劃分：將系統(tǒng)分割成各個功能子模塊，給出子模：將系統(tǒng)分割成各個功能子模塊，給出子模塊之間信號連接關(guān)系。驗證各個功能塊的行為模型，確定塊之間信號連接關(guān)系。驗證各個功能塊的行為模型，確定系統(tǒng)的關(guān)鍵時序。系統(tǒng)的關(guān)鍵時序。 E D A技術(shù)與應(yīng)用1.9.2 ASIC設(shè)計一般流程簡述設(shè)計一般流程簡述（3）邏輯設(shè)計與綜合邏輯設(shè)計與綜合：將劃分的各個子模塊用文本、原理：將劃分的各個子模塊用文本、原理圖等進行具體邏輯描述。對于圖等進行具體邏輯描述。對于HDL描述的設(shè)計模塊用綜合描述的設(shè)計模塊用綜合器進行綜合，獲得具體的電路網(wǎng)表文件，對于原理圖等描器進行綜合，獲得具體的電路網(wǎng)表文件，對于原理圖等描述方式描述的設(shè)計模

42、塊經(jīng)簡單編譯后得到邏輯網(wǎng)表文件。述方式描述的設(shè)計模塊經(jīng)簡單編譯后得到邏輯網(wǎng)表文件。 E D A技術(shù)與應(yīng)用1.9.2 ASIC設(shè)計一般流程簡述設(shè)計一般流程簡述（4）綜合后仿真綜合后仿真：從上一步得到的網(wǎng)表文件，在這一步進：從上一步得到的網(wǎng)表文件，在這一步進行仿真驗證。行仿真驗證。 E D A技術(shù)與應(yīng)用1.9.2 ASIC設(shè)計一般流程簡述設(shè)計一般流程簡述（5）版圖設(shè)計版圖設(shè)計：將邏輯設(shè)計中的每一個：將邏輯設(shè)計中的每一個邏輯元件邏輯元件、電阻、電阻、電容等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的電容等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息。版圖信息。 E D A技術(shù)與應(yīng)用1.9.2

43、 ASIC設(shè)計一般流程簡述設(shè)計一般流程簡述（6）版圖驗證版圖驗證：包括原理圖比對（：包括原理圖比對（LVS）、設(shè)計規(guī)則檢查）、設(shè)計規(guī)則檢查（DRC）、電氣規(guī)則檢查（）、電氣規(guī)則檢查（ERC）。）。 E D A技術(shù)與應(yīng)用1.9.2 ASIC設(shè)計一般流程簡述設(shè)計一般流程簡述（7）參數(shù)提取與后仿真參數(shù)提取與后仿真：版圖的電路網(wǎng)表提?。ǎ喊鎴D的電路網(wǎng)表提取（NE）、）、參數(shù)提?。▍?shù)提?。≒E），把提取的參數(shù)反注至網(wǎng)表文件，進行最），把提取的參數(shù)反注至網(wǎng)表文件，進行最后一步仿真驗證工作。后一步仿真驗證工作。 E D A技術(shù)與應(yīng)用1.9.2 ASIC設(shè)計一般流程簡述設(shè)計一般流程簡述（8）制版、流片制版、

44、流片。（9）芯片測試芯片測試。 E D A技術(shù)與應(yīng)用1.10 常用常用EDA工具工具 EDA工具大致可以分為五個模塊：工具大致可以分為五個模塊： 設(shè)計輸入編輯器設(shè)計輸入編輯器 HDL綜合器綜合器 仿真器仿真器 適配器適配器 下載器下載器 還還有一些輔助有一些輔助EDA工具，如物理綜合器，工具，如物理綜合器，HDL代代碼分析調(diào)試器等。碼分析調(diào)試器等。 E D A技術(shù)與應(yīng)用1.10.1 設(shè)計輸入編輯器設(shè)計輸入編輯器 可編程邏輯器件廠商提供的可編程邏輯器件廠商提供的EDA開發(fā)工具中一般都開發(fā)工具中一般都含有設(shè)計輸入編輯器。比如，含有設(shè)計輸入編輯器。比如，Xilinx的的ISE，Altera的的MAX

45、+plus II和和Quartus II。 專業(yè)專業(yè)EDA工具供應(yīng)商也提供相應(yīng)的工具供應(yīng)商也提供相應(yīng)的原理圖原理圖輸入工具。輸入工具。比如比如DxDesigner，Capture等。其輸出不與下一步設(shè)等。其輸出不與下一步設(shè)計工具直接相連，需通過網(wǎng)表文件來傳遞。計工具直接相連，需通過網(wǎng)表文件來傳遞。 EDA廠商提供的廠商提供的HDL編輯器。編輯器。 帶語法提示功能的通用文本編輯器。比如，帶語法提示功能的通用文本編輯器。比如，UltraEdit，Vim，Xemacs。 設(shè)計輸入文檔管理。比如設(shè)計輸入文檔管理。比如HDL Designer Series。 圖形設(shè)計與圖形設(shè)計與HDL文本設(shè)計相結(jié)合。比

46、如文本設(shè)計相結(jié)合。比如FPGA Advantage，Active State。 E D A技術(shù)與應(yīng)用1.10.2 HDL綜合器綜合器 比較常用、性能良好的比較常用、性能良好的FPGA設(shè)計的設(shè)計的HDL綜合器有綜合器有Synopsys公司的公司的Synplify Pro綜合器綜合器Synopsys公司的公司的DC-FPGA綜合器綜合器Mentor的的Leonardo Spectrum綜合器和綜合器和Precision RTL Synthesis綜合器綜合器 綜合器把綜合器把Verilog/VHDL語言轉(zhuǎn)化成硬件電路網(wǎng)表時，語言轉(zhuǎn)化成硬件電路網(wǎng)表時，要經(jīng)過兩個步驟：要經(jīng)過兩個步驟： HDL綜合器對綜合器對Verilog/VHDL進行分析處理，將其轉(zhuǎn)成相進行分析處理，將其轉(zhuǎn)成相應(yīng)電路結(jié)構(gòu)或模塊（不考慮實際器件的實現(xiàn)，完全與硬應(yīng)電路結(jié)構(gòu)或模塊（不考慮實際器件的實現(xiàn)，完全與硬件無關(guān)）。件無關(guān)）。 對實際實現(xiàn)的目標(biāo)器件的結(jié)構(gòu)進行優(yōu)化，使之滿足指定對實際實現(xiàn)的目標(biāo)器件的結(jié)構(gòu)進行優(yōu)化，使之滿足指定目標(biāo)器件硬件特征的各種約束條件，優(yōu)化關(guān)鍵路徑等。目標(biāo)器件硬件特征的各種約束條件，優(yōu)化關(guān)鍵路徑等。 E D A技術(shù)與應(yīng)用1.10.3 仿真器仿真器 編譯型仿真器。速度較快，但需要預(yù)處理，不便即時編譯型仿真器。速度較快，但需要預(yù)處理，不便即時修改。修改。 解釋型仿真器。速度一般，可隨時修改仿真環(huán)境和條