1、digital logic circuit算術(shù)運算電路和競爭冒險n 課時授課計劃n 課 程 內(nèi) 容digital logic circuit內(nèi)容： 加法器和數(shù)值比較器 組合邏輯電路中的競爭冒險目的與要求： 1. 掌握半加器，全加器的邏輯功能、邏輯符號。 2. 了解多位加法器實現(xiàn)進位的方法。 3. 掌握數(shù)值比較器的邏輯功能。 4. 了解msi加法器74ls283。 5. 競爭冒險的概念、產(chǎn)生的原因。 6. 競爭冒險的判斷。 7. 競爭冒險現(xiàn)象的消除方法。重點與難點： 半加器、全加器、數(shù)值比較器的基本概念。 競爭冒險現(xiàn)象的消除方法。 競爭冒險的判斷。課堂討論：多位二進制數(shù)如何比較大小？ 1 什么情

2、況時要考慮競爭冒險問題？ 2 譯碼顯示時是否要考慮競爭冒險問題？現(xiàn)代教學方法與手段： 大屏幕投影復習（提問）： 常用msi組合邏輯電路及其實現(xiàn)組合邏輯函數(shù)的方法？digital logic circuit半加器真值表ai bisi ci0 00 11 01 10 01 01 00 1iiiiiiiiiibacbababas=1&aibisiciaibisicico半加器符號半加器電路圖加數(shù)本位的和向高位的進位加法器加法器1.半加器：半加器： 只考慮兩個一位二進制相加，不考慮來自低位進位的運算電路。因此輸入輸出信號有： 輸入信號：加數(shù)ai，被加數(shù)bi； 輸出信號：本位和si，向高位的進位

3、ci。digital logic circuit2. 全加器：全加器： 不僅考慮兩個一位二進制相加，還考慮來自低位進位的運算電路。 輸入信號：加數(shù)a，被加數(shù)b，來自低位的進位ci。 輸出信號：本位和s，向高位的進位co。 真值表如下：digital logic circuitiiiiabccabbcabacs0iiiiiiabcbcabbabacabcacciiiibcacabbcacabc0icbaabc)(0bcasi)(0digital logic circuit多位加法器多位加法器串行進位：串行進位：低位全加器的進位輸出依次加到相鄰高位全加器的進位輸入端。最低位的進位輸入端接地。運算速

4、度慢；但電路簡單。并行進位：并行進位：運算速度快；但電路較復雜。4位串行加法器位串行加法器digital logic circuit并行進位加法器（超前進位加法器）并行進位加法器（超前進位加法器） iiibag iiibap進位生成項進位生成項進位傳遞條件進位傳遞條件11)(iiiiiiiiicpgcbabac進位表達式進位表達式1001230123123233233323310012012122122212210010110111011100001000cppppgpppgppgpgcpgccpscpppgppgpgcpgccpscppgpgcpgccpscpgccps11iiiiiicpc

5、bas和表達式和表達式4位超前進位加法器遞位超前進位加法器遞推公式推公式digital logic circuits0s1s2s3c3c0-1a0b0a1b1a2b2a3b3=1&1p0g0p1g1p2g2p3g311=1&=1&c0c1c21&=1=1=1=1&=1&digital logic circuit 16 15 14 13 12 11 10 974ls283 1 2 3 4 5 6 7 8vcc b2 a2 s2 b3 a3 s3 c3ttl 加法器 74ls283 引腳圖 16 15 14 13 12 11 10 94008 1 2

6、 3 4 5 6 7 8vddb3c3 s3 s2 s1 s0 c0-1cmos加法器 4008 引腳圖a3 b2 a2 b1 a1 b0 a0 vsss1 b1 a1 s0 b0 a0 c0-1 gnda15a12 b15b12 a11a8 b11b8 a7a4 b7b4 a3a0 b3b0 s15s14s13s12 s11s10s9 s8 s7 s6 s5 s4 s3 s2 s1 s04 位加法器4 位加法器4 位加法器4 位加法器c15 c11 c7 c3 c0-1加法器的級連加法器的級連集成二進制集成二進制4位位超前進位加法器超前進位加法器digital logic circuit加法

7、器的應用加法器的應用1、8421 bcd碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3碼碼 bcd 碼 0 0 1 1余 3 碼 s3 s2 s1 s0c3 c0-1 a3 a2 a1 a0 b3 b2 b1 b0 s3 s2 s1 s0c3 c0-1 a3 a2 a1 a0 b3 b2 b1 b0=1=1=1=1被加數(shù)/被減數(shù)加數(shù)/減數(shù)加減控制bcd碼碼+0011=余余3碼碼2、二進制并行加法、二進制并行加法/減法器減法器c0-10時，時，b 0=b，電路電路執(zhí)行執(zhí)行a+b運算；當運算；當c0-11時，時，b 1=b，電路執(zhí)行電路執(zhí)行ab=a+b運算。運算。digital logic circuit例1 用全加器實

8、現(xiàn)余三碼轉(zhuǎn)換成8421bcd碼的數(shù)碼轉(zhuǎn)換電路。 解：余三碼與8421bcd碼相差3，只要將余三碼減去3即可得到8421bcd碼。因此可以采用四位全加器來完成這一轉(zhuǎn)換功能。因全加器是加法運算器，本題要完成的功能是減法，首先對-3（-0011）取補，變成補碼（1101），再與余三碼相加。根據(jù)該原理直接畫出用全加器實現(xiàn)余三碼轉(zhuǎn)換8421bcd碼電路如右圖所示。圖中bi為余三碼，fi為8421bcd碼，ai為1101（0011的補碼），ci不用，接地。digital logic circuit二二-十進制加法器十進制加法器c&進位輸出被加數(shù)加數(shù)“0”1&8421 bcd 輸出 s3 s

9、2 s1 s0c3 4 位二進制加法器 c0-1 a3 a2 a1 a0 b3 b2 b1 b0 s3 s2 s1 s0c3 4 位二進制加法器 c0-1 a3 a2 a1 a0 b3 b2 b1 b0進位輸入13233sssscc修正條件修正條件digital logic circuit數(shù)值比較器數(shù)值比較器用于比較兩個數(shù)大小關(guān)系的電路。1. 1位數(shù)值比較器位數(shù)值比較器 一位數(shù)碼比較的結(jié)果有相等、大于和小于三種情況，因而假定要比較的兩個數(shù)字為a、b，輸出比較結(jié)果為l1、l2、l3。其中l(wèi)1代表“ab”，l2代表“ab ab ab3a3b2a2b1a1b0a0b、ab ab) l2(ab) l3

10、(a=b)111&1111111111&1&邏輯圖邏輯圖digital logic circuit2.3.3 比較器的級聯(lián)比較器的級聯(lián) 16 15 14 1 3 12 11 10 974ls85 1 2 3 4 5 6 7 8vcc a3 b2 a2 a1 b1 a0 b0b3 ab ab a=b ab ab ab abab ab abab ab abab ab、 ab abab ab abab ab abab ab必須預先預置為0 ，最低4位的級聯(lián)輸入端ab ab ab ab ab ab ab ab ab ab ab a=bdigital logic circuit例

11、2 用一片4位數(shù)字比較器和一片4位全加器實現(xiàn)4位二進制數(shù)轉(zhuǎn)換成8421bcd碼的轉(zhuǎn)換電路。 digital logic circuit解：4位二進制數(shù)的范圍為：00001111。在0000到1001之間，與8421bcd碼的值相同；在1010到1111之間，與8421bcd碼的值相差為0110。當4位二進制數(shù)小于等于1001時，只要加0000即可得到相對應的8421bcd碼；當4位二進制數(shù)大于1001時，只要加0110即可得到相對應的8421bcd碼。根據(jù)這一原理可直接畫出邏輯電路圖。同樣，可以用若干片4位數(shù)字比較器和4位全加器，實現(xiàn)5位、6位等二進制數(shù)轉(zhuǎn)換成8421bcd的組合邏輯電路。 d

12、igital logic circuit競爭、冒險競爭、冒險1.理想情況理想情況 輸入與輸出為穩(wěn)定狀態(tài)。（沒有考慮信號通過導線和邏輯門的傳輸延遲時間）。2.實際情況實際情況 信號通過導線和門電路時，都存在時間延遲； 信號發(fā)生變化時也有一定的上升時間或下降時間。3.競爭競爭 同一個門的一組輸入信號，由于它們在此前通過不同數(shù)目的門，經(jīng)過不同長度導線的傳輸，到達門輸入端的時間會有先有后的現(xiàn)象。 臨界競爭：導致錯誤輸出的競爭。 非臨界競爭：不產(chǎn)生錯誤輸出的競爭。digital logic circuit產(chǎn)生競爭冒險的主要原因產(chǎn)生競爭冒險的主要原因 在組合邏輯電路中，當一個門電路輸入兩個同時向相反方向變

13、化的互補信號時，在輸出端可能會產(chǎn)生不應有的尖峰干擾脈沖。討論：1）什么情況要考慮競爭冒險問題？ 2）譯碼顯示時是否要考慮競爭冒險問題？在組合電路中，當輸入信號的狀態(tài)改變時，輸出端可能會出現(xiàn)不正常的干擾信號，使電路產(chǎn)生錯誤的輸出，這種現(xiàn)象稱為競爭冒險。產(chǎn)生競爭冒險的原因：主要是門電路的延遲時間產(chǎn)生的。aa1&y1aay1(a)(b)11y2aay2(a)(b)干擾信號01aay12aay正尖峰冒險負尖峰冒險digital logic circuit4. 冒險及分類冒險及分類 邏輯門因輸入端的競爭而導致輸出產(chǎn)生不應有的尖峰干擾脈沖（又稱為過渡干擾脈沖）的現(xiàn)象。靜態(tài)險象：靜態(tài)險象：輸入變化輸

14、出不應變化的情況下，產(chǎn)生短暫錯誤輸出的險象。動態(tài)險象：動態(tài)險象：輸入變化輸出應變化的情況下，輸出在變化過程中產(chǎn)生了短暫的錯誤輸出的現(xiàn)象。動態(tài)險象一般是由靜態(tài)險象引起的，消除了靜態(tài)險象也就消除了動態(tài)險象。0型險象：型險象：錯誤輸出信號為負脈沖的險象。1型險象：型險象：錯誤輸出信號為正脈沖的險象。靜態(tài)險象和動態(tài)險象均可分為0型險象和1型險象。digital logic circuit5. 險象的判斷險象的判斷1）代數(shù)法）代數(shù)法 若邏輯函數(shù)在一定條件下可簡化成下列兩種形式時，則該組合邏輯電路可能存在冒險現(xiàn)象。即 可能出現(xiàn)1型冒險 可能出現(xiàn)0型冒險2）卡諾圖法）卡諾圖法 當函數(shù)為與或表達式時，先作出其

15、卡諾圖；畫出與表達式中各“與”項相對應的卡諾圈；若存在兩個卡諾圈相切，則該函數(shù)描述的電路可能產(chǎn)生險象。aayaaydigital logic circuit例3 判斷 是否可能出現(xiàn)冒險現(xiàn)象。cbcabay解：當a=1、c=0時， ，出現(xiàn)冒險現(xiàn)象。 當b=0、c=1時， ，出現(xiàn)冒險現(xiàn)象。 當a=0、b=1時， ，出現(xiàn)冒險現(xiàn)象。可見，函數(shù)y存在冒險現(xiàn)象。例4 試判別 是否存在冒險現(xiàn)象。解：當a=0、c=0時， ，因此存在冒險現(xiàn)象。)(cbbaybby說明：由于冒險出現(xiàn)的可能性很多，而且組合電路的冒險現(xiàn)象只是可能產(chǎn)生，而不是一定產(chǎn)生，更何況非臨界冒險是允許的。因此，實用的判別冒險的方法是測試?？梢哉J為只有實驗的結(jié)果才是最終的結(jié)論。bbyaayccydigital logic circuit5. 消除冒險現(xiàn)象的方法消除冒險現(xiàn)象的方法1. 加封鎖脈沖加封鎖脈沖 在輸入信號產(chǎn)生競爭冒險的時間內(nèi)，引入一個脈沖將可能產(chǎn)生尖峰干擾脈沖的門封鎖住。封鎖脈沖應在輸入信號轉(zhuǎn)換前到來，轉(zhuǎn)換結(jié)束后消失。2. 加選通脈沖加選通脈沖 對輸出可能產(chǎn)生尖峰干擾脈沖的門電路增加一個接選通信號的輸入端，只有在輸入信號轉(zhuǎn)換完成并穩(wěn)定后，才引入選通脈沖將它打開，此時才允許有輸出。在轉(zhuǎn)換過程中，由于沒有加選通脈沖，因此，輸出不會出現(xiàn)尖峰干