1、.第6章 CMOS集成電路制造工藝.第6章 CMOS集成電路制造工藝6.1 CMOS工藝6.2 CMOS版圖設計6.3 封裝技術.3木版年畫畫稿刻版套色印刷.4半導體芯片制作過程.5硅片（wafer）的制作.6掩模版（mask,reticle）的制作.7外延襯底的制作.8集成電路加工的基本操作1、形成薄膜（二氧化硅、多晶硅、金屬等薄層）2、形成圖形（器件和互連線）3、摻 雜（調整器件特性）.91、形成圖形半導體加工過程：將設計者提供的集成電路版圖圖形復制到硅片上光刻與刻蝕：半導體加工水平決定于光刻和刻蝕所形成的線條寬度.10光刻（photolithography）.11曝光（exposure）

2、.12刻蝕（etch）.13光刻的基本原理.14正膠和負膠的差別.152、薄膜形成：淀積.162、薄膜形成：氧化.173、摻雜：擴散和注入.18從器件到電路：通孔.19從器件到電路：互連線.20從器件到電路：多層互連.21從器件到電路：多層互連.22從硅片到芯片：加工后端.23從硅片到芯片：加工后端.24從硅片到芯片：加工后端.6.1 CMOS工藝6.1.1 基本工藝步驟6.1.2 n阱CMOS工藝流程6.1.3 硅基CMOS中的閂鎖效應6.1.4 先進的CMOS工藝.6.1.1 基本工藝步驟(1) 氧化CMOS集成電路中SiO2層的主要作用：做MOS晶體管的柵絕緣介質；做雜質擴散和離子注入的

3、掩蔽層和阻擋層；做MOS晶體管之間的隔離介質；做多晶硅、金屬等互連層之間的絕緣介質；做芯片表面的鈍化層。熱氧化法：干氧、濕氧、干氧-濕氧-干氧交替氧化22222Si+OSiOSi+2H OSiO +2H.6.1.1 基本工藝步驟(2) 淀積通過物理或化學的方法把另一種物質淀積在硅片表面形成薄膜(低溫)。物理氣相淀積(Physical Vapor Deposition，PVD)蒸發(fā)濺射化學氣相淀積(Chemical Vapor Deposition，CVD).6.1.1 基本工藝步驟(3) 光刻和刻蝕把掩膜版上的圖形轉移到硅片。 生長一層SiO2薄膜； 在硅表面均勻涂抹一層光刻膠(以負膠為例)；

4、 蓋上掩膜版進行光照，使掩膜版上亮的(Clear)區(qū)域對應的光刻膠被曝光，而掩膜版上暗的(Dark)區(qū)域對應的光刻膠不能被曝光。.6.1.1 基本工藝步驟(3) 光刻和刻蝕 把未被曝光的膠去掉，顯影后掩膜版上的圖形轉移到光刻膠上； 采用濕法刻蝕或干法刻蝕去除沒有光刻膠保護的SiO2； 去除殘留在硅片上的所有光刻膠，完成版圖圖形到硅片圖形的轉移。.6.1.1 基本工藝步驟(3) 光刻和刻蝕光刻膠負膠：曝光前可溶于某種溶液而曝光后變?yōu)椴豢扇?；正膠：曝光前不溶于某種溶液而曝光后變?yōu)榭扇埽煌ǔＵz的分辨率高于負膠。.6.1.1 基本工藝步驟(4) 擴散和離子注入在硅襯底中摻入雜質原子，以改變半導體電學

5、性質，形成pn結、電阻、歐姆接觸等結構。擴散：雜質原子在高溫下克服阻力進入半導體，并緩慢運動。替位式擴散、間隙式擴散離子注入：將具有很高能量的帶電雜質離子射入硅襯底中。需高溫退火.6.1 CMOS工藝6.1.1 基本工藝步驟6.1.2 n阱CMOS工藝流程6.1.3 硅基CMOS中的閂鎖效應6.1.4 先進的CMOS工藝.6.1.2 n阱CMOS工藝流程兩種器件需要兩種導電類型的襯底。在n型襯底上形成p阱，把NMOS管做在p阱里；或在p型襯底上形成n阱，把PMOS管做在n阱里。.6.1.2 n阱CMOS工藝流程 準備硅片材料p型晶向硅片 形成n阱熱氧化，形成掩蔽層光刻和刻蝕，開出n阱區(qū)窗口離子

6、注入并高溫退火，形成n阱.6.1.2 n阱CMOS工藝流程 場區(qū)隔離局部氧化(Local Oxidation of Silicon，LOCOS)工藝利用有源區(qū)掩膜版進行光刻和刻蝕，露出場區(qū)場區(qū)注入去除光刻膠，場區(qū)熱生長一層厚的氧化層去除有源區(qū)上的保護層場區(qū)和有源區(qū)的氧化層臺階降低，平整度提高。.6.1.2 n阱CMOS工藝流程 形成多晶硅柵熱氧化生長柵氧化層CVD淀積多晶硅并離子注入光刻和刻蝕 源漏區(qū)n+/p+注入利用同一n+掩膜版，采用負膠和正膠進行兩次光刻和刻蝕，分別進行n+注入和p+注入。.6.1.2 n阱CMOS工藝流程 形成接觸孔CVD淀積絕緣層光刻和刻蝕形成接觸孔 形成金屬互連淀積

7、金屬層光刻和刻蝕形成金屬互連.6.1.2 n阱CMOS工藝流程 形成鈍化層淀積Si3N4或磷硅玻璃光刻和刻蝕，形成鈍化圖形鋁柵工藝：源(或漏)區(qū)與柵之間形成缺口，無法形成連續(xù)的溝道。硅柵工藝：“自對準”.6.1 CMOS工藝6.1.1 基本工藝步驟6.1.2 n阱CMOS工藝流程6.1.3 硅基CMOS中的閂鎖效應6.1.4 先進的CMOS工藝.6.1.3 硅基CMOS中的閂鎖效應寄生晶體管Q1、Q2，寄生電阻Rnw、Rsub構成等效電路Q1和Q2交叉耦合形成正反饋回路電流在Q1和Q2之間循環(huán)放大VDD和GND之間形成極大的電流，電源和地之間鎖定在一個很低的電壓(維持電壓Vh).6.1.3 硅

8、基CMOS中的閂鎖效應發(fā)生閂鎖效應后VDD和GND之間的電流-電壓特性防止閂鎖效應的方法：提高阱區(qū)和襯底摻雜濃度；加n+和p+保護環(huán)；采用p-外延工藝；采用SOI(Silicon On Insulator)CMOS工藝。.42體硅體硅CMOSCMOS中的閂鎖效應中的閂鎖效應.43閂鎖效應閂鎖效應: :等效電路等效電路Q1Q2Q3Q4VoutVoutRwRs.44防止閂鎖效應防止閂鎖效應的措施的措施減小阱區(qū)和襯底的寄生電阻減小阱區(qū)和襯底的寄生電阻 降低寄生雙極晶體管的增益降低寄生雙極晶體管的增益 使襯底加反向偏壓使襯底加反向偏壓 加保護環(huán)加保護環(huán)用外延襯底用外延襯底采用采用SOICMOSSOIC

9、MOS技術技術 .45抑制閂鎖效應：抑制閂鎖效應：n1、減小寄生電阻、減小寄生電阻n2、降低寄生晶體管增益、降低寄生晶體管增益n3、襯底加反向偏壓、襯底加反向偏壓.464 4、保護環(huán)、保護環(huán).475 5、外延襯底、外延襯底.6.1 CMOS工藝6.1.1 基本工藝步驟6.1.2 n阱CMOS工藝流程6.1.3 硅基CMOS中的閂鎖效應6.1.4 先進的CMOS工藝.49深亞微米深亞微米CMOSCMOS結構和工藝結構和工藝.50 深亞微米深亞微米CMOSCMOS工藝的主要改進工藝的主要改進淺溝槽隔離淺溝槽隔離雙阱工藝雙阱工藝非均勻溝道摻雜非均勻溝道摻雜 n+/p+n+/p+兩種硅柵兩種硅柵極淺的

10、源漏延伸區(qū)極淺的源漏延伸區(qū)硅化物自對準柵硅化物自對準柵- -源源- -漏結構漏結構多層銅互連多層銅互連.511、淺溝槽隔離、淺溝槽隔離 常規(guī)常規(guī)CMOSCMOS工藝中的工藝中的LOCOSLOCOS隔離的缺點隔離的缺點表面有較大的不平整度表面有較大的不平整度 鳥嘴使實際有源區(qū)面積減小鳥嘴使實際有源區(qū)面積減小 高溫氧化熱應力也會對硅片造成損傷和變形高溫氧化熱應力也會對硅片造成損傷和變形淺溝槽隔離的優(yōu)勢淺溝槽隔離的優(yōu)勢占用的面積小，有利于提高集成密度占用的面積小，有利于提高集成密度 不會形成鳥嘴不會形成鳥嘴 用用CVDCVD淀積絕緣層從而減少了高溫過程淀積絕緣層從而減少了高溫過程 .52淺溝槽隔離（

11、淺溝槽隔離（STISTI）光刻膠氮化硅（a）（b）（c）（d）.53STI抑制抑制窄溝效應窄溝效應.542、外延雙阱工藝、外延雙阱工藝 常規(guī)單阱常規(guī)單阱CMOSCMOS工藝，阱區(qū)濃度較高，使阱內的工藝，阱區(qū)濃度較高，使阱內的器件有較大的襯偏系數(shù)和源、漏區(qū)器件有較大的襯偏系數(shù)和源、漏區(qū)pnpn結電容結電容 采用外延雙阱工藝的好處采用外延雙阱工藝的好處由于外延層電阻率很高，可以分別根據(jù)由于外延層電阻率很高，可以分別根據(jù)NMOSNMOS和和PMOSPMOS性性能優(yōu)化要求選擇適當?shù)哪軆?yōu)化要求選擇適當?shù)膎 n阱和阱和p p阱濃度阱濃度 做在阱內的器件可以減少受到做在阱內的器件可以減少受到粒子輻射的影響粒

12、子輻射的影響 外延襯底有助于抑制體硅外延襯底有助于抑制體硅CMOSCMOS中的寄生閂鎖效應中的寄生閂鎖效應 .55 3 3 溝道區(qū)的逆向摻雜和環(huán)繞摻雜結構溝道區(qū)的逆向摻雜和環(huán)繞摻雜結構n溝道摻雜原子數(shù)的隨機漲落引起器件閾值電壓參數(shù)起伏，因此希望溝道表面低摻雜；體內需要高摻雜抑制穿通電流n逆向摻雜技術利用縱向非均勻襯底摻雜，抑制短溝穿通電流n環(huán)繞摻雜技術利用橫向非均勻摻雜，在源漏區(qū)形成局部高摻雜區(qū).56逆向摻雜逆向摻雜n逆向摻雜雜質分布n0.25um工藝100個NMOS器件閾值電壓統(tǒng)計結果n器件閾值分布的標準差減小.57逆向摻雜：逆向摻雜： DeltaDelta溝道技溝道技術術nPMOS溝道區(qū)A

13、s離子注入nNMOS注硼，硼的氧化增強擴散效應影響雜質分布nDelta溝道技術可以獲得較陡峭的縱向低高摻雜分布.58橫向溝道工程：橫向溝道工程：HALOHALO摻雜結構摻雜結構n橫向高摻雜區(qū)可以抑制源漏pn結耗盡區(qū)向溝道內的擴展，減小短溝效應nHalo結構可以利用大角度注入實現(xiàn).59橫向溝道工程：橫向溝道工程： POCKETPOCKET摻雜結構摻雜結構.604 4、n n、p p兩種硅柵兩種硅柵 在在CMOSCMOS電路中希望電路中希望NMOSNMOS和和PMOSPMOS的性能對稱的性能對稱，這樣有，這樣有利于獲得最佳電路性能利于獲得最佳電路性能 使使NMOSNMOS和和PMOSPMOS性能對

14、稱很重要的一點是使它們的性能對稱很重要的一點是使它們的閾值閾值電壓絕對值基本相同電壓絕對值基本相同 在同樣條件下，如果在同樣條件下，如果NMOSNMOS和和PMOSPMOS都選用都選用n+n+硅柵，則硅柵，則PMOSPMOS的負閾值電壓絕對值要比的負閾值電壓絕對值要比NMOSNMOS的閾值電壓大很多的閾值電壓大很多 PMOSPMOS采用采用p p硅柵減小其閾值電壓的絕對值，從而獲得和硅柵減小其閾值電壓的絕對值，從而獲得和NMOSNMOS采用采用n n硅柵對稱的性能硅柵對稱的性能 .615 5、SDESDE結構結構 減小源漏區(qū)結深有利于抑制短減小源漏區(qū)結深有利于抑制短溝效應。溝效應。問題：問題：

15、簡單地減小源、漏區(qū)結簡單地減小源、漏區(qū)結深將使源、漏區(qū)寄生電阻增大深將使源、漏區(qū)寄生電阻增大造成造成MOSMOS晶體管性能退化晶體管性能退化! !解決辦法：解決辦法：使用使用SDESDE結構，在結構，在溝道兩端形成極淺的源、漏延溝道兩端形成極淺的源、漏延伸區(qū)伸區(qū) 。NoImage.62SDESDE結深減小趨勢結深減小趨勢.636、硅化物自對準結構、硅化物自對準結構 在柵極兩側形成一定厚在柵極兩側形成一定厚度的氧化硅或氮化硅側度的氧化硅或氮化硅側墻，然后淀積難熔金屬墻，然后淀積難熔金屬并和硅反應形成硅化物并和硅反應形成硅化物作用：作用：減小多晶硅線和減小多晶硅線和源、漏區(qū)的寄生電阻；源、漏區(qū)的寄

16、生電阻；減小金屬連線與源、漏減小金屬連線與源、漏區(qū)引線孔的接觸電阻區(qū)引線孔的接觸電阻硅化物同時淀積在柵電極上和暴露的源、漏區(qū)上，因此是自對準結構.647、銅互連、銅互連 銅比鋁的電阻率低銅比鋁的電阻率低4040左右。用銅互連代替鋁互連可以顯左右。用銅互連代替鋁互連可以顯著減小互連線的寄生電阻從而減小互連線的著減小互連線的寄生電阻從而減小互連線的RCRC延遲延遲 銅易于擴散到硅中，會影響器件性能；銅還會對加工設備銅易于擴散到硅中，會影響器件性能；銅還會對加工設備造成污染，因此銅互連不能用常規(guī)的淀積和干法刻蝕方法造成污染，因此銅互連不能用常規(guī)的淀積和干法刻蝕方法形成形成 銅互連技術特點：銅互連技術

17、特點：顯著減小互連線的寄生電阻顯著減小互連線的寄生電阻與低與低k k介質材料結合減小寄生電容，提高電路性能介質材料結合減小寄生電容，提高電路性能需要特殊的工藝技術：需要特殊的工藝技術：“鑲嵌鑲嵌”（大馬士革）技術和化（大馬士革）技術和化學機械拋光技術學機械拋光技術.65常規(guī)互連和鑲嵌工藝比較常規(guī)互連和鑲嵌工藝比較 氧化層光刻膠金屬.66采用銅互連可以減少連線層采用銅互連可以減少連線層數(shù)數(shù).67 先進深亞微米先進深亞微米CMOSCMOS工藝過程工藝過程 .68 先進深亞微米先進深亞微米CMOSCMOS工藝工藝過程（續(xù)）過程（續(xù)） .6990nm CMOS90nm CMOS技術平臺的主要技術平臺的

18、主要指標指標 參數(shù)參數(shù)一般器件一般器件低功耗器件低功耗器件低閾值低閾值常規(guī)閾值常規(guī)閾值低閾值低閾值常規(guī)閾值常規(guī)閾值電源電壓VDD(V)1.01.01.21.2LG7090Tox(nm)1.62.1NMOS Ion(uA/um)640520540415NMOS Ioff(nA/um)1010.40.01NMOS JG(A/cm2)20.005PMOS Ion(uA/um)280215250170PMOS Ioff(nA/um)1010.40.01PMOS JG(A/cm2)10.002.第6章 CMOS集成電路制造工藝6.1 CMOS工藝6.2 CMOS版圖設計6.3 SOI工藝.71違背版圖設

19、計規(guī)則的結違背版圖設計規(guī)則的結果果.6.2 CMOS版圖設計版圖設計規(guī)則代表了一種容差要求，這種容差要求可保證最高的成品率。(1) 以為單位的設計規(guī)則版圖設計中各種幾何尺寸限制約定為的倍數(shù)；根據(jù)不同的工藝分辨率，給出相容的值；版圖設計可以獨立于工藝和實際尺寸。圖形層次圖形層次設計規(guī)則內容設計規(guī)則內容幾何尺寸要求幾何尺寸要求n阱NW1最小寬度10NW2.1等電位n阱最小間距6NW2.2不等電位n阱最小間距9有源區(qū)AA1最小寬度3AA2最小間距3AA3n阱內p+有源區(qū)到n阱邊界最小間距5AA4n阱外n+有源區(qū)與n阱最小間距5.6.2 CMOS版圖設計(1) 以為單位的設計規(guī)則圖形層次圖形層次設計規(guī)

20、則內容設計規(guī)則內容幾何尺寸要求幾何尺寸要求多晶硅GT1最小寬度2GT2最小間距2GT3伸出有源區(qū)外的最小長度2GT4硅柵到有源區(qū)邊界的最小距離3GT5與有源區(qū)的最小外間距1注入框SN1最小寬度5SN2最小間距2SN3對有源區(qū)的最小覆蓋2接觸孔CT1CT1最小接觸孔面積22CT2最小間距2CT3有源區(qū)或多晶硅對接觸孔的最小覆蓋1.5CT4有源區(qū)接觸孔到多晶硅柵的最小間距2CT5多晶硅接觸孔到有源區(qū)的最小間距2CT6金屬對接觸孔的最小覆蓋1金屬M1最小線寬3M2最小間距3.6.2 CMOS版圖設計(2) 以微米為單位的設計規(guī)則每個尺寸之間沒有必然的比例關系，各尺寸之間可以獨立選擇；靈活性大，針對性

21、強；通用性差。圖形層次圖形層次設計規(guī)則內容設計規(guī)則內容幾何尺寸要求幾何尺寸要求n阱NW1最小寬度0.6mNW2等電位n阱最小間距0.6mNW3不等電位n阱最小間距1.2m有源區(qū)AA1最小寬度0.15mAA2最小間距0.2mAA3n阱內p+有源區(qū)到阱邊界最小間距0.3mAA4n阱外n+有源區(qū)與阱最小間距0.3mAA5n阱至阱外p+區(qū)的最小間隔0.3mAA6n阱至阱外n+區(qū)的最小間隔0.3m.6.2 CMOS版圖設計(2) 以微米為單位的設計規(guī)則圖形層次圖形層次設計規(guī)則內容設計規(guī)則內容幾何尺寸要求幾何尺寸要求多晶硅GT1最小寬度0.13mGT2最小間距0.18mGT3伸出有源區(qū)外的最小長度0.18

22、mGT4有源區(qū)外多晶硅與有源區(qū)邊界的最小距離0.25mGT5有源區(qū)上多晶硅與有源區(qū)邊界的最小距離0.20mGT6與有源區(qū)的最小外間距0.07m注入框SN1最小寬度0.3mSN2最小間距0.3mSN3對有源區(qū)的最小覆蓋0.18m接觸孔CT1CT1最小面積0.16m0.16mCT2最小間距0.18mCT3有源區(qū)或多晶硅對接觸孔的最小覆蓋0.07mCT4有源區(qū)接觸孔到多晶硅柵的最小間距0.1mCT5多晶硅接觸孔到有源區(qū)的最小間距0.15mCT6金屬對接觸孔的最小覆蓋0.05m.6.2 CMOS版圖設計(2) 以微米為單位的設計規(guī)則圖形層次圖形層次設計規(guī)則內容設計規(guī)則內容幾何尺寸要求幾何尺寸要求金屬M

23、n1最小線寬0.16mMn2最小間距0.18m通孔Vn1Vn1最小面積0.18m0.18mVn2最小間距0.2mVn3金屬對通孔的最小覆蓋0.05m壓焊塊PA1最小面積60m60mPA2最小間距90m.6.2 CMOS版圖設計.6.2 CMOS版圖設計四輸入與門版圖與版圖設計規(guī)則所對應的相關尺寸版圖設計完成后，需要進行設計規(guī)則檢查(Design Rule Check，DRC)。YA B C D.第6章 CMOS集成電路制造工藝6.1 CMOS工藝6.2 CMOS版圖設計6.3 SOI工藝.802.3.2 SOI CMOS2.3.2 SOI CMOS基本工藝基本工藝SOISOI結構結構SOISO

24、I工藝工藝SOISOI優(yōu)點優(yōu)點.81SOI CMOSSOI CMOS結構結構 1. 體區(qū)和襯底隔離。體電位是浮空會引起浮體效應。需專門設計體區(qū)和襯底隔離。體電位是浮空會引起浮體效應。需專門設計體區(qū)的引出端。體區(qū)的引出端。2. 2. 襯底相對溝道區(qū)也相當于一個襯底相對溝道區(qū)也相當于一個MOSMOS結構，因此也把結構，因此也把SOI MOSFET SOI MOSFET 的襯底又叫做背柵的襯底又叫做背柵, , 是五端器件是五端器件 。.82SOI MOSFETSOI MOSFET的性能的性能 厚膜器件厚膜器件tsi2xtsi2xdmdm。背柵對。背柵對MOSFETMOSFET性能基本沒有影響，和體硅性能基本沒有影響，和體硅MOSMOS器器件基本相同件基本相同 薄膜器件薄膜器件 tsixtsixdmdm。在柵電壓的作用下可以使頂層硅膜全部耗盡。在柵電壓的作用下可以使頂層硅膜全部耗盡 可以通過減薄硅膜抑制短溝道效應可以通過減薄硅膜抑制