第一章緒論1.1研究背景及意義帶隙基準是各種類型集成電路中的基本結(jié)構(gòu)，它的作用是輸出一個不隨溫度和電源電壓變化而變化的基準電壓，帶隙基準提供的穩(wěn)定輸出電壓可以使得電路在不同的工作環(huán)境下獲得一致的性能。該電壓可被用作為各種比較電路的參考值或精準偏置值，在集成電路設(shè)計中有著十分重要的應(yīng)用。為了提高模擬集成電路基本模塊的性能，需要研究可以提供高精度輸出參考電壓的帶隙基準電路，而高電源電壓抑制比的帶隙基準電路恰好滿足需求。它可以作為精密測量儀器中的參考電流源，提高測量儀器的精度和穩(wěn)定性。此外，高電源電壓抑制比的帶隙基準源還具有溫度穩(wěn)定性，它可以為電路提供與電源電壓、環(huán)境溫度、工藝參數(shù)等無關(guān)的參考電壓，用以確保電路的穩(wěn)定性還有精度。隨著半導(dǎo)體工藝的進步，集成電路產(chǎn)業(yè)發(fā)展迅速，市場對集成電路中的帶隙基準電路提出了更高的要求。在這樣的背景下對具有不同性能和電路結(jié)構(gòu)的帶隙基準電路的研究具有十分重要的意義。1.2國內(nèi)外研究現(xiàn)狀自從1964年基準的概念被提出后，在模擬集成電路和數(shù)?；旌霞呻娐分谢鶞识及l(fā)揮了很大的作用，國內(nèi)外對帶隙基準的研究在持續(xù)深入的推進。1971年，基于PN結(jié)具有負溫度系數(shù)的特性，集成電路研究人員RobertWidlar等人提出了一種帶隙基準技術(shù)，它的具體實現(xiàn)原理是利用分別具有正溫度系數(shù)和負溫度系數(shù)的兩個電壓加權(quán)求和，從而得到具有零溫度系數(shù)的輸出參考電壓[11]。在1973年時，研究人員Kujik為了使高精度電路能夠有更高的性能，為了提高電壓的輸出精度。提出了一種新的改進電路構(gòu)造的帶隙基準源，加入了運算放大器實現(xiàn)了鉗制電位和負反饋作用，提高了輸出基準源的電源抑制比。1974年，集成電路研究人員Brokaw提出了集電極電流采樣技術(shù)，使得帶隙基準源能夠擁有更低的溫度系數(shù)[13]。國內(nèi)對帶隙基準的研究比國外的晚一些，2001年，何捷等人提出通過增加運放的開環(huán)增益來提高基準源的電源抑制比，但是增大開環(huán)增益也有它的缺點，開環(huán)增益越大系統(tǒng)越不穩(wěn)定[19]。2022年，李歡等人通過高階曲率補償?shù)玫搅烁呔鹊膸痘鶞试碵]。隨著集成電路制造工藝的不斷發(fā)展，市場對高性能的基準的不斷渴求，現(xiàn)今對國內(nèi)外對基準的研究優(yōu)化在于在以下幾個方向：高電源抑制比：電源抑制比是衡量基準電路穩(wěn)定性的關(guān)鍵指標指標，它是電路對電源電壓波動抑制能力的體現(xiàn)，高電源抑制比的基準電路能更有效地吸收和隔離電源中的不穩(wěn)定因素，從而提供更加穩(wěn)定的輸出電壓。在實際應(yīng)用中，提高電路的PSRR可以大大降低系統(tǒng)的干擾和不穩(wěn)定性，進而提升整個系統(tǒng)的性能和可靠性。電路設(shè)計中可以采用多種技術(shù)手段提高PSRR，常用的提高電源抑制比的技術(shù)有電壓負反饋技術(shù)、預(yù)穩(wěn)壓技術(shù)、RC(Resistor-Capacitance)濾波技術(shù)等。低溫度系數(shù)：在帶隙基準設(shè)計中，溫度系數(shù)（TC，TemperatureCoefficient）是一個十分重要的指標。半導(dǎo)體材料的電學(xué)特性會隨著溫度的變化而變化，為了降低環(huán)境溫度對基準的影響，電路設(shè)計追求低的溫度系數(shù)。設(shè)計中可以通過各種補償方法對帶隙基準電路進行補償來降低溫度系數(shù)，常見的補償方法有曲率補償法、PTAT（ProportionalToAbsoluteTemperature）電流補償法、分段線性補償法等。低壓低功耗：隨著便攜式電子產(chǎn)品的發(fā)展，且便攜式電子產(chǎn)品續(xù)航受限于體積的影響，市場愈發(fā)追求著低電源電源低功耗的基準源。可以采用工作在弱反型層的MOS管來降低漏電流達到低壓低功耗的目的。1.3論文工作內(nèi)容本論文對帶隙基準的基本結(jié)構(gòu)進行了分析并推導(dǎo)了其基本原理，以提高電源抑制比作為目標對電流模結(jié)構(gòu)帶隙基準電路進行了改進，通過提高運放性能、增加RC濾波電路等方法，最終得到了一款具有較高電源抑制比的帶隙基準電路。本文對該電路進行了性能參數(shù)的仿真，并完成了版圖設(shè)計。第二章帶隙基準電壓源理論基礎(chǔ)基準電壓源在集成電路設(shè)計里有很大的意義，很多系統(tǒng)里都需要使用到基準源。這一章節(jié)介紹了帶隙基準的原理，并列舉了兩個基本的帶隙基準結(jié)構(gòu)，通過對列舉的兩個基本結(jié)構(gòu)的分析提高了對帶隙基準電路的認識，最后對基準的主要性能參數(shù)進行了介紹。2.1基準源理論基準源設(shè)計的基本原理，是將一路具有正溫度系數(shù)的電壓和一路具有負溫度系數(shù)的電壓以恰當?shù)南禂?shù)進行加權(quán)計算，最后得出了與環(huán)境溫度無關(guān)的基準電壓，也就是得到零溫度系數(shù)的電壓?；驹砣鐖D2.1所示。圖2-1帶隙基準電壓的一般原理基準電壓源的輸出電壓基本表達式可由圖2.1所示的方法進行表述：VREF=公式（2.1）中，α1和α2均為常數(shù)，V+、V-分別是與溫度呈正相關(guān)、負相關(guān)的電壓，將這二種電壓選取為適當?shù)臋?quán)重值α1和α2，使基準電壓VREF的一階導(dǎo)數(shù)滿足：?VREF?T這就精確得到了在室溫下，溫度系數(shù)為零的基準電壓。2.2負溫度系數(shù)雙極型晶體管是由兩個PN結(jié)構(gòu)成的半導(dǎo)體器件，而PN結(jié)的正偏電壓與溫度系數(shù)呈負相關(guān)，所以雙極型晶體管它的基極-發(fā)射極電壓（VBE）也與溫度系數(shù)呈負相關(guān)，VBE具有負溫度系數(shù)。對雙極型晶體管來說，它的集電極電流(IC)與VBE有以下的關(guān)系：IC=ISexp其中VT=飽和電流IS正比于系數(shù)μkTni2，其中μ為少數(shù)載流子的遷移率，ni為硅的本征載流子濃度。將這些參數(shù)與溫度的關(guān)系表示為u∝u0TmIs=bT4+m其中b是一個比例系數(shù)IS是飽和電流，VT是晶體管熱電壓。寫出VBE=VTln(?VT?T=?V由式(2.5)有：?Is?T所以VTI由式（2.6）和式（2.8）可得：?VBE?T=VTT式（2.10）闡明了在給定溫度T下基極-發(fā)射極電壓的溫度系數(shù)，可以看到它與VBE本身的大小有關(guān)。當VBE≈750mV，T=300K時，?V從式（2.10）可以看到VBE的溫度系數(shù)本身與溫度有關(guān)[1]。 2.3正溫度系數(shù)雙極型晶體管在某些特定條件下會展現(xiàn)出正溫度系數(shù)。具體來說，可以使兩個雙極型晶體管工作在不同電流密度下，它們的基極-發(fā)射極電壓VBE之間會產(chǎn)生差值ΔVBE。ΔVBE與溫度呈正相關(guān)具有正溫度系數(shù)。如圖2-2所示，兩個相同的晶體管，即兩個晶體管的飽和電流IS1與IS2相等，它們偏置的集電極電流分別為nI0和I0忽略掉它們的基極電流那就會得到以下式子：?VBE=VBE1?=VT=VTVBE的差值表現(xiàn)出正的溫度系數(shù)：??VBE?TVT是與溫度相關(guān)聯(lián)的一常數(shù)項。圖2-2△V這里，用k表示有關(guān)于溫度的波爾茨曼常數(shù)，它的數(shù)值大約為1.380649×10的負二十三次方焦耳每開爾文；q表示一個電子所帶的總電荷量，因此其值大約為1.602×10-19庫倫，可以非常明顯地得到dΔVBE/dT>0，綜上所述，ΔVBE具有正溫度系數(shù)。2.4帶隙基準基本結(jié)構(gòu)2.4.1基本結(jié)構(gòu)一圖2-3如圖2-3所示,上圖展示的是一種基本的電壓模結(jié)構(gòu)帶隙基準電路，產(chǎn)生的輸出電壓大約為1.25V，該電路無法產(chǎn)生低于1V的電壓。為了產(chǎn)生與溫度無關(guān)的電壓，運放以VX和VY為輸入，驅(qū)動與之連接的兩個阻值相等的電阻上端，再利用電路虛短的特性使得VX與VY兩點擁有接近的電勢差，并與R1、R2構(gòu)成一個反饋環(huán)路，輸出基準電壓可以在運放的輸出端得到。之所以這樣做是為了得到與溫度無關(guān)的電壓VBE，具體做法就是將電阻R3上的與溫度相關(guān)的導(dǎo)通壓降放大，再將其附加到VBE之上。VREF==VBE2n表示晶體管Q1、Q2的面積比，VT表示晶體管熱電壓。使(1+R2R1)lnn≈17.2可以獲得零溫度系數(shù)，由式（２.16）2.4.2基本結(jié)構(gòu)二圖2-4如圖2-4所示，上圖展示的是一種低壓帶隙基準電路，電路實現(xiàn)具體原理是將一路具有負溫度系數(shù)的電流和一路具有正溫度系數(shù)的的電流相疊加，并通過調(diào)整電阻阻值比例把結(jié)果轉(zhuǎn)化為具有零溫度系數(shù)的任意電壓值。該結(jié)構(gòu)可以產(chǎn)生低于1V的基準電壓。隨著電子技術(shù)的不斷發(fā)展，智能家居、可穿戴設(shè)備等領(lǐng)域的迅速崛起，目前市場對低壓帶隙基準的需求在不斷增長，這些領(lǐng)域?qū)痘鶞实膽?yīng)用場景一般需要電路工作在較低的電源電壓下。圖2-4所示低壓帶隙基準電路由三極管，運算放大器，電阻及電流鏡組成，電路通過反饋網(wǎng)絡(luò)使輸入電壓相等，也就是使X點電位與Y點電位相同。為了電路的穩(wěn)定性，需要保證運放有足夠的相位裕度，運放中可以加入一個米勒補償電路來提高相位裕度。電路中還需要使PM1、PM２、PM３構(gòu)成電流鏡結(jié)構(gòu)，電阻R1與R3阻值相同以保證流過PM２、PM３的電流相等，2-4電路結(jié)構(gòu)利用發(fā)射極面積成比例的兩個三極管的基極-發(fā)射VBE的差值ΔVBE產(chǎn)生正溫特性的電流[21]。圖2-4中電阻R2上的電壓ΔVBE和流過R2的電流IPTAT表示為：ΔVBEVT=IPTAT=流過R1、R3的電流相等為：IR1=總的流過輸出晶體管的電流為：Itotal=輸出的基準電壓為：VREF={=R4可以看出輸出基準電壓由正溫度系數(shù)部分R4R22.5帶隙基準電壓源關(guān)鍵性能指標基準電壓源的性能越高越能提供高精度的參考電壓，越可以保證整個電路的平穩(wěn)工作。高性能的帶隙基準主要體現(xiàn)在以下幾個方面：1.溫度系數(shù)基準源中最關(guān)鍵的技術(shù)指標之一就是溫度系數(shù)，這個參數(shù)衡量了基準源的輸出電壓與環(huán)境溫度之間的相對變化程度，它的數(shù)值越小，表明基準源對溫度的敏感性越低，能夠提供更穩(wěn)定可靠的電壓輸出。帶隙基準的溫度系數(shù)影響著整個電路的穩(wěn)定性，一個理想的溫度系數(shù)應(yīng)該盡可能地接近于0，以保證即使是在極端高溫或低溫環(huán)境下，基準源的輸出電壓也能保持恒定不變。溫度系數(shù)的公式表示為：TC=VREF(max)?V式中，VREF(max)、VREF(min)分別表示基準源輸出的電壓最大值與最小值，Tmax、Tmin是基準源的最高工作溫度與最低工作溫度，VREF是輸出基準電壓?；鶞孰妷河捎诓荒芡ㄟ^對其非線性項進行補償，只經(jīng)過一階溫度補償，所以它的溫度系數(shù)通常都較高，約為幾十ppm/℃。在經(jīng)過高階溫度補償后，基準電壓源的溫度系數(shù)一般都可以獲得到較大的提升。2.電源抑制比電源抑制比（PSSR）作為一個小信號的交流參數(shù)，其意義是指電路對于輸入電源中紋波抑制的大小，也就是電路抑制電源變化傳遞到輸出信號的能力。PSRR是用來描述輸出信號受電源影響的一個重要參數(shù)，單位為分貝（dB），表示為：PSSR=20log?Vin式（2.25）中，ΔVin是電源電壓的變化量，ΔVref是輸出基準電壓的變化量。電源抑制比的值越高，電路在處理電源變化所帶來的影響時表現(xiàn)得就越好，電路能夠更有效地抑制電源電壓的波動，確保輸出信號的穩(wěn)定性和準確性。高PSRR的電路能迅速對電源電壓波動做出響應(yīng)，減少這些變化對輸出電壓造成的負面影響，從而保持輸出信號的質(zhì)量和可靠性。因此，高電源抑制比的設(shè)計是確保系統(tǒng)高效、穩(wěn)定運行的關(guān)鍵所在。3.線性調(diào)整率線性調(diào)整率也稱為電壓調(diào)整率，用來評估帶隙基準源在電源電壓變化時保持輸出電壓穩(wěn)定的能力。線性調(diào)整率越低表示輸出電壓穩(wěn)定性越好。它的數(shù)學(xué)計算公式可以表示為：SLR=?VΔVDD表示電源電壓的變化量，ΔVref表示輸出基準電壓的變化量。線性調(diào)整率能直接了當?shù)胤从吵龌鶞孰妷涸茨軌蛟谑裁礃拥碾娫措妷涵h(huán)境下保持穩(wěn)定輸出。2.6本章小結(jié)本章首先介紹帶隙基準的基本原理，并對器件的正負溫度系數(shù)進行了推導(dǎo)；然后列舉了兩個帶隙基準的基本結(jié)構(gòu)，對這兩個基準電路的輸出電壓進行了推導(dǎo)；在本章的最后介紹了一些帶隙基準的重要參數(shù)，通過本章可以對帶隙基準有比較全面直觀的了解認識。第三章帶隙基準源的設(shè)計3.1啟動電路在電路設(shè)計中，簡并偏置點是指在特定條件下電路可能出現(xiàn)的多個可以使電路處在穩(wěn)定工作狀態(tài)的點。通常在與電源無關(guān)的電路中會有一個或者多個簡并偏置點存在，當電源上電時，所有的MOSFET晶體管均可以傳輸零電流，它們可以一直保持關(guān)斷狀態(tài)，使得電路無法正常工作，為了電路正常工作，需要設(shè)計啟動電路擺脫簡并偏置點。圖3-1如圖3-1所示，可以看到啟動電路的組成結(jié)構(gòu)，它由PM12、PM13、PM14、PM15以及NM7、NM8構(gòu)成，其中PM15與NM7構(gòu)成反相器。當電路剛開始時，Vref節(jié)點的電壓為零，NM8導(dǎo)通將運放輸出端電壓降低，核心電路導(dǎo)通進入工作狀態(tài)。電路工作時NM8管柵極為低電位，NM8管關(guān)斷。3.2核心電路核心電路選擇的是一種基本的電流模結(jié)構(gòu)的低壓帶隙基準電路，低壓帶隙基準電路可以使輸出基準電壓的值小于1V。核心電路設(shè)計思想是在電路設(shè)計中將一路具有正溫度系數(shù)的電流與一路具有負溫度系數(shù)的電流進行加權(quán)求和，最后再將結(jié)果通過電流鏡結(jié)構(gòu)復(fù)制并使其流過一個電阻，就可以獲得一個具有零溫度系數(shù)的電壓。如圖3-2所示,Q1和Q2為兩個雙極性PNP晶體管,這兩個晶體管發(fā)射極面積之比為1∶8。將PM6、PM7、PM8這三個晶體管組成電流鏡結(jié)構(gòu)用以確保ID1、ID2、ID3這三個電流相等。電路中X點、Y點電位相等，R3和R2是阻值相同的兩個電阻。根據(jù)以上條件有VX=VY=|VBE1|，因此有：IC1+因為R3與R2阻值相同，所以可從上式得出IC1=IC2。|VBE1|=|VBE2|+IC2R1由此可得IC2=VTlnN/R1該電流與流過R2的電流|VBE1|/R2一起形成了|ID2|：|ID2=1R將（R2/R1）VTlnN設(shè)計為約等于17.2VT，就可以使ID2具有零溫度系數(shù)。該電流被復(fù)制并流過R4，從而產(chǎn)生一個零溫度系數(shù)電壓，M18，M19完全相同則：VREF=VBE1是具有負溫度系數(shù)的電壓,VT是熱電壓。由式(3.5)可知,只要將電阻R1、R2、R4的阻值取得合適的比例系數(shù),就可以得到一個零溫度系數(shù)電壓VREF。圖3-2為了保證電路的有效X點與Y點電位必須相同，以上公式都是圍繞著X點與Y點電位相同來進行分析研究的，為了保證X點與Y點電位能夠保持相同，需要在電路中添加一個運算放大使。一個優(yōu)秀的運算放大器不僅能對X點和Y點電位相同，還可以有效提高帶隙基準源的性能。3.2.1運算放大器運算放大器有很好的鉗位能力，對于大部分帶隙基準電路來說運算放大器是一種十分重要的結(jié)構(gòu)，它會影響電路的性能。運放增益的提高可以提電路的精度，運放帶寬的增大可以讓電路工作頻率的范圍增大，高速的運放可以使其處理干擾的能力得到提高。綜上所述一個高質(zhì)量的運算放大器對于帶隙基準電路的提升是巨大的?？紤]功耗、性能等方面，兩級運放比較適合是比較適合本設(shè)計的需要。下圖3-3是帶有米勒補償?shù)亩夁\算放大器：圖3-3本文所采用的運算放大器由偏置電路、一級放大電路、二級放大電路、負載電路這四個部分組成。運算放大器的偏置電路是一個共源共柵電流源結(jié)構(gòu)。使用共源共柵結(jié)構(gòu)的目的是減少溝道長度調(diào)制效應(yīng)造成的電流誤差。運放的第一級放大電路是用PMOS晶體管作為輸入管的五管差分對，為電路提供高的增益和抑制共模信號的干擾。運放的第二級放大電路是共源極放大電路，為電路提供了大的輸出擺幅和進一步提高了運算放大器的增益。電路的第一級電壓的增益為：AV1=g電路的第二級電壓增益為：AV2=總的電壓直流增益為：A=AV1Agm=電阻ro由下式?jīng)Q定：ro=1λIDS=VELIDS（3.10）λ是溝道長度調(diào)制系數(shù)，VEA=?2I=?4V由上可知，兩級運放的直流增益與過驅(qū)動電壓VDS和λ成反比，有效溝道長度L增大時λ將會減小，為了獲得較高的直流增益，需要選取比較小的過驅(qū)動電壓和比較大的溝道長度[3]。偏置電路由M8~M13構(gòu)成，電阻RB串聯(lián)在M12的源極，RB決定著偏置電流IB的大小和可以影響M12的跨導(dǎo)參數(shù)gm12。為了降低M12的溝道長度調(diào)制效應(yīng)，M10和M11的寬長比相同，M11提供M10及M14的偏置電壓。M8和M9寬長比相同構(gòu)成鏡像電流源將電流IB復(fù)制到M11和M13，同時也為M5和M7提供偏置。IB=VGS13=將式（3.13）與式（3.14）聯(lián)立并整理得：IB=3.3PSRR提升電路圖3-4由M15和M16組成的電路即為電源抑制比提高電路，電路設(shè)計是將運放的輸出端與M15的柵端相連接，這樣連接目的是將運算放大器的輸出端與電流鏡的柵極隔開，從而把來自電源電壓的噪聲直接饋送到基準的反饋環(huán)路中。這種電路連接方式還可以調(diào)節(jié)電流鏡中柵極電壓跟隨源極電壓變化而變化，從而使電流鏡中漏源電流保持不變[21]。要注意，因為引入的反饋環(huán)路會產(chǎn)生180°的相移，所以運算放大器的輸入端要反接不然電路無法啟動。3.4主體電路圖3-5主體電路由運算放大器、PSRR提高電路、核心電路、濾波電路這四個部分組成。運算放大器主要作用是保證X與Y點電位相同，同時高增益的運放還可以提高帶隙基準源的電源電壓抑制比，本電路為了更進一步提高電源電壓抑制比還多加了一級PSRR提升電路，最后發(fā)現(xiàn)在高頻部分PSRR不夠理想，再加上了一個濾波電路使得高頻部分PSRR提高。對于電路所需RC濾波器的電容過大，會占極大的版圖面積，現(xiàn)今在輸出端添加上一個MOS低通濾波器代替RC濾波器。下圖3-6是MOS低通濾波器與等效RC模型：圖3-6由圖3-6得等效RC模型可以推導(dǎo)出濾波器的傳輸函數(shù)表達式：H(s)=V將式（3.16）進行簡化得到：H（s）=11+s使用MOS低通濾波器可以濾除電路在高頻段的噪聲，提升帶隙基準電路在高頻段的電源電壓抑制比。下圖3-6是整體電路圖：圖3-7整體電路由四個部分組成，分別是啟動電路、核心電路、PSRR增強電路、濾波電路。3.5本章小結(jié)本章對電路的多個模塊進行了分析，并給出電路參數(shù)的推導(dǎo)原理?；鶞试吹姆抡媾c分析4.1溫度系數(shù)仿真對基準電路進行直流掃描仿真，輸出基準電壓以溫度作為掃描的變量，掃描的溫度范圍為-45~+125℃。仿真結(jié)果如下圖：根據(jù)公式（2.24）可算得，在tt工藝角下輸出基準電壓的溫度系數(shù)為7.136ppm/℃；在ff工藝角下溫度系數(shù)為19.48ppm/℃；在ss工藝角下溫度系數(shù)為17.23ppm/℃。圖4-1圖4-2圖4-34.2電源電壓抑制比仿真對電路進行交流仿真，以頻率作為變量對輸出基準電壓進行掃描。在電源電壓上添加一個1V的交流小信號，頻率范圍1Hz~100MHz，電源抑制比仿真特性曲線如下圖：tt工藝角：無論低頻和高頻電源電壓抑制比都能較穩(wěn)定保持，在100Hz下PSRR為83.64dB,在1KHz下PSRR為83.67dB,在10MHz下PSRR為83.79dB。圖4-4ff工藝角:在ff工藝角下進行仿真測試，得到結(jié)果為：100Hz下電源抑制比為75.61dB,在1KHz下電源抑制比為84.54dB,在10MHz下電源抑制比為84.03dB。圖4-5ss工藝角：在ss工藝角下進行仿真測試結(jié)果為：100Hz下電路的電源抑制比為84.45dB,在1KHz下電源抑制比為84.41dB，在10MHz下電源抑制比為84.03dB。圖4-64.3線性調(diào)整率仿真為了得到電路的線性調(diào)整率，需要對電源電壓進行直流掃描，掃描的電壓范圍是1.6V~2.6V，為了測試電路在不同工藝角下性能本次仿真對電路在tt、ff、ss工藝角下進行了測試。仿真結(jié)果如下圖所示：在tt工藝角下電路輸出基準電壓變化量ΔVREF為0.292mV,電源電壓變化量ΔVDD為1V，根據(jù)公式（2.26）計算線性調(diào)整率為0.292mV/V。在ff工藝角下電路輸出基準電壓變化量ΔVREF為1.103mV,電源電壓變化量ΔVDD為1V經(jīng)過得到計算線性調(diào)整率為1.103mV/V。在ss工藝角下電路輸出基準電壓變化量ΔVREF為0.577mV,電源電壓變化量ΔVDD為1V線性調(diào)整率為0.577mV/V。圖4-7圖4-8圖4-94.4電源電壓穩(wěn)定性仿真在tt工藝角下仿真環(huán)境溫度為27℃，進行直流掃描仿真，掃描的電壓范圍是0~5V，得到的仿真結(jié)果如圖4-9所示，從圖中可以看出，電源電壓在1.6V~3.5V時，帶隙基準電路正常工作，輸出穩(wěn)定的基準電壓且電壓為982mV。圖4-104.5輸出噪聲仿真在tt工藝角下進行噪聲仿真，以頻率作為變量對輸出噪聲進行掃描；在“noise”下輸出噪聲設(shè)置：將基準電路的輸出電壓設(shè)置為正輸出端噪聲，將GND端設(shè)置為負輸出端噪聲，將電源電壓設(shè)置為輸入端的噪聲來源，掃描頻率范圍是1Hz至100MHz，基準源輸出噪聲特性曲線圖4-11所示。從曲線趨向圖可以看到：低頻時，最大輸出噪聲是35uV/sqrt(Hz),在100Hz下噪聲是3.85uV/sqrt(Hz),10kHz下輸出噪聲為548.755nV/sqrt(Hz)。頻率越高，輸出噪聲越低。選擇在1到100kHz之間的頻譜作為積分區(qū)間，輸出噪聲結(jié)果如下：M3、M4的閃爍噪聲和PM7的熱噪聲是噪聲的主要來源，占總噪聲的65%?？偟妮敵鲈肼暈?.74436e-8V。在電路設(shè)計中可以通過增大MOS管寬長比來減小閃爍噪聲。對于MOS管的熱噪聲可以通過增大源漏電流等方法來改善。圖4-11圖4-124.6功耗仿真功耗是衡量帶隙基準源電路正常工作下測量靜態(tài)電流大小的重要性能指標?？梢酝ㄟ^增大功耗來提高電路的性能。但是由于實際上芯片面積有限，電路的散熱有限，這些都決定了電路的功耗不能過大。在27℃的仿真環(huán)境下，仿真結(jié)果如圖4-13所示：在1.8V的電源電壓下，典型工藝角模型仿真可以看到電路消耗電流454.399uA，電路功耗817.918uW。圖4-134.7仿真數(shù)據(jù)匯總表4.1為仿真數(shù)據(jù)匯總工藝角性能參數(shù)單位ttffss溫度系數(shù)（TC）ppm/℃7.13619.4817.23電源抑制比（PSRR）1KHzdB83.6784.5484.41輸出穩(wěn)定電壓mV982線性調(diào)整率mV/V0.2921.1030.577輸出總噪聲1Hz~100kHzV2.74436e-8功耗（VDD=1.8V）μW817.9184.8本章小結(jié)本章完成了對電路的全部仿真，在tt工藝角下在1KHz時電源電源抑制比（PSRR）約為83.67dB,溫度系數(shù)為7.136PPM/℃；最低開啟電壓為1.6V，電路最低功耗為727.038uW;線性調(diào)整率為0.292mV/V。電路仿真結(jié)果表明，電路的性能參數(shù)指標均符合設(shè)計指標。版圖設(shè)計與仿真在完整的IC設(shè)計流程里，電路的版圖設(shè)計是其中十分重要的一部分，版圖設(shè)計是實現(xiàn)從設(shè)計符號到實物產(chǎn)品的最后一步，同時也是能否實現(xiàn)電路的邏輯功能關(guān)鍵的一步，它的繪制實際上就是芯片生產(chǎn)掩模版的設(shè)計。5.1版圖設(shè)計注意事項版圖設(shè)計的目的是將設(shè)計好的電路原理圖變成可以在硅片上生產(chǎn)的實際的電路。原則上，集成電路的版圖布局設(shè)計有四個主要要求：①工作速度：對于高速芯片電路布線要求十分嚴格，如果布線不合理會造成信號延遲；②功耗：對于熱敏器件要遠離功耗較大的功率元件；③芯片面積利用率：在保證電路性能的前提條件下，盡可能小占版圖面積，減少制造成本；④成品率：布局合理，成品的機會將大大提高。制造工藝水平和半導(dǎo)體自身電學(xué)性能上的限制成為這些要求的主要因素。以下是版圖設(shè)計的一般注意事項：1.設(shè)計時要先預(yù)估總體面積，主要依靠制作工藝器件大小與數(shù)量預(yù)估。2.金屬走線存在寄生電阻和電容，為了減小電路寄生參數(shù)的影響，電路信號線的設(shè)計必須遵循最短、少拐彎原則，對于走線較為長的信號線，必須要考慮到寄生的電容電阻影響，盡量少讓寄生參數(shù)影響到電路的功能和性能指標。3.版圖側(cè)面放置大的晶體管、大的電阻以及電容，用以增強電路的抗干擾能力。4.布局時將需要匹配的器件緊靠在一起，使其周圍環(huán)境一樣避免環(huán)境對器件造成的影響。5.對于NMOS晶體管必須使用P型保護環(huán)，對PMOS晶體管必須要N型保護環(huán)，減小閂鎖效應(yīng)的發(fā)生，提高電路抗噪聲性能。6.版圖繪制必須注意避免天線效應(yīng)和閂鎖效應(yīng)天線效應(yīng)會導(dǎo)致MOS管的柵氧化層被擊穿。避免天線效應(yīng)的方法：為了避免天線效應(yīng)的發(fā)生可以使用跳線法，即在接至柵極之間添加第二層金屬層跳線。閂鎖效應(yīng)是電源電壓VDD和地線GND之間，由于寄生的PNP和NPN雙極性晶體管相互影響而產(chǎn)生的一條低阻抗通路，它的存在會使VDD和GND之間產(chǎn)生大電流。避免閂鎖效應(yīng)的方法：添加保護環(huán)；優(yōu)化電路布局和接地設(shè)計，減小晶體管之間的耦合效應(yīng)。避免NPN和PNP晶體管之間的臨近放置，減小正反饋回路的形成。5.2帶隙基準版圖設(shè)計開始版圖設(shè)計前一定先要查看工藝庫設(shè)計規(guī)則文件，版圖設(shè)計要嚴格遵循對應(yīng)工藝庫規(guī)則。版圖的連線需要注意以下規(guī)則：器件走線時盡量選擇最短路線。走線避免上下層金屬重疊在一起，避免寄生效應(yīng)。根據(jù)電流大小選擇線寬，盡量使線寬達到最小。根據(jù)以上的版圖設(shè)計注意事項與連線規(guī)則，下圖5.1是帶隙基準源的繪制版圖。圖5-1如圖所示版圖的面積為0.170815×0.140115≈0.02939mm2。5.3版圖驗證本文對版圖驗證主要分為DRC（DesignRuleCheck設(shè)計規(guī)則檢查）和LVS（LayoutVersusSchematic版圖原理圖對應(yīng)檢查）DRC：運行時需要對應(yīng)規(guī)則文件，根據(jù)此規(guī)則文件來檢查版圖設(shè)計的尺寸錯誤，其中錯誤主要包括最小尺寸、最小間距、最小面積等。為了防止修改某個錯誤從而改變整個電路，應(yīng)當在設(shè)計版圖是一邊畫線布局一邊進行DRC仿真。DRC驗證結(jié)果如下：圖5-2DRC驗證報告中有五個錯誤，這是關(guān)于設(shè)計密度問題，可交給流片工廠來解決。LVS：跑LVS前也要有工藝廠商的對應(yīng)文件，LVS包含器件參數(shù)、器件類型與器件連接等，運行LVS是為了驗證原理圖和版圖是否一一對應(yīng)。器件連接與原理圖一一對應(yīng)且符合規(guī)則時運行LVS仿真會出現(xiàn)綠色笑臉，代表LVS通過，如果出現(xiàn)其他表情如黃色哭臉則代表LVS仿真未通過，這時需要根據(jù)錯誤提示對版圖進行修改，并再次運行LVS直到出現(xiàn)綠色笑臉。如圖5-3所示LVS運行成功，版圖與原理圖一直。圖5-35.4本章小結(jié)本章主要對版圖的部分設(shè)計規(guī)則進行了說明，對版圖仿真并通過了DRC和LVS。第六章總結(jié)與展望6.1總結(jié)本文在查閱了大量文獻的基礎(chǔ)上介紹了帶隙基準電路的國內(nèi)外發(fā)展歷史和帶隙基準電路的發(fā)展現(xiàn)狀，在第二章分析了帶隙基準的基本原理，并簡單介紹了一些帶隙基準源的重要參數(shù)；第三章則是對本文的設(shè)計電路進行了詳細說明，先是對部分模塊進行了解釋，再對整體電路做出分析；第四章是對電路的仿真測試，并對仿真參數(shù)的設(shè)置與仿真結(jié)果進行了解釋；第五章主要是介紹版圖的基本知識和對電路版圖的設(shè)計與仿真進行說明。本文的帶隙基準源電路是在傳統(tǒng)電流模結(jié)構(gòu)上加以改進得來的，在增加了PSRR提高電路與濾波結(jié)構(gòu)后，電源電壓抑制比顯著提高。本文帶隙基準電路最終的仿真結(jié)果是在典型工藝角下溫度范圍在-45~125℃時基準電路的溫度系數(shù)是7.139ppm/℃，線性調(diào)整率為0.292mV/V,在100Hz時電源電壓抑制比83.7dB，輸出穩(wěn)定電壓為982mV。6.2展望本次設(shè)計雖然達到了設(shè)計之初的要求性能，但是其實電路本身還有許多不足，還可以從各個不同的方面對電路性能進行優(yōu)化。在tt工藝角下該帶隙基準的溫度系數(shù)達到了7.136PPM/℃，可以通過高階補償把溫度系數(shù)再次降低；在進行版圖設(shè)計時，因為個人能力原因沒能把版圖面積達到最小，版圖中留有許多未被利用的面積。對本次設(shè)計的展望是將上述問題進行逐一解決。參考文獻（美）拉扎維著,陳貴燦等譯.模擬COMS集成電路設(shè)計[M].西安:西安交通大學(xué)出版社,2018.康光華,陳大欽,張林.電子技術(shù)基礎(chǔ)模擬部分（第六版）[M].北京:高等教育出版社,2013.(美）艾倫著，馮軍，李智群譯.CMOS模擬集成電路設(shè)計（第二版）[M].北京:電子工業(yè)出版社,2005.何樂年,王憶.模擬集成電路設(shè)計與仿真[M].北京:科學(xué)出版社,2008.應(yīng)晶.低溫漂帶隙基準源的設(shè)計及改進技術(shù)研究[D].西安電子科技大學(xué),2022.DOI:10.27389/ki.gxadu.2021.000564.謝海情,王振宇,曾健平等.一種低溫漂高電源電壓抑制比帶隙基準電壓源設(shè)計[J].湖南大學(xué)學(xué)報(自然科學(xué)版),