第2頁（共2頁）第1頁（共2頁）專業(yè)班級：專業(yè)班級：姓名：學(xué)號：…………密………………封………………線…………學(xué)年第學(xué)期《FPGA原理與應(yīng)用》試卷（A卷）考試方式本試卷考試分?jǐn)?shù)占學(xué)生總評成績比例總得分閉卷分?jǐn)?shù)填空題（每空2填空題（每空2分，共20分）得分1.目前國際上較大的PLD器件制造公司有和公司。2.`timescale1ns/1ps中，仿真的精度是。3.形如always@(posedgeclkornegedgerst)語句中，使用的復(fù)位方式稱為復(fù)位。4.Verilog代碼后，首先針對代碼建模進(jìn)行仿真，并考慮電路的實(shí)現(xiàn)因素，該仿真環(huán)節(jié)叫做。5.HDL建模的方式有、和。6.通常，將對CPLD的下載稱為，對FPGA中的SRAM進(jìn)行直接下載的方式稱為。分?jǐn)?shù)選擇題（每空2分，共20分）選擇題（每空2分，共20分）得分1、FPGA的可編程是主要基于什么結(jié)構(gòu)()。A、查找表(LUT)B、ROM可編程C、PAL可編程D、與或陣列可編程2、寄存器類型在賦新值以前保持（）A、0

B、1

C、X

D、原值3、端口沒有定義數(shù)據(jù)類型時(shí)，缺省為類型（）A、reg

B、wire

C、tri

D、不可用4、下面（）不是Verilog循環(huán)關(guān)鍵字A.foreverB.repeatC.whileD.force5、-11%3的結(jié)果為（）。A、2B、-2C、1D、-16.在VerilogHDL中，下列語句哪個(gè)不是分支語句？（）A、if-elseB、caseC、casezD、repeat7.在VerilogHDL中，a=4’b1011，那么&a=()A、4’b1011B、4’b1111C、1’b1D、1’b08.已知a=1’b1,b=3’b001,則{a,b}=()A、4’b1011B、4’b1111C、4’b1001D、3’b1019在Verilog中，錯誤的整數(shù)表示是（）。A、4`2000B、32`hffC、b`1011_0101D、1310、對于模塊modulefulladd(sum,cout,a,b,cin)來說，采用命名端口連接法，下述哪種方式可以調(diào)用該模塊()A.fulladdf4(sum,cout,a,b,cin)B.fulladdf4(SUM,COUT,A,B,CIN)C.fulladdf4(.SUM(sum),.COUT(cout),.A(a),.B(b),.CIN(cin))D.fulladdf4(.sum(sum),.cout(cout),.a(a),.b(b),.cin(cin))三、名詞解釋三、名詞解釋，給出英文全稱，并解釋其含義（共15分，每題5分）分?jǐn)?shù)15得分1、EDA:2、FPGA：3、HDL：分?jǐn)?shù)15得分四四、簡答題（每題5分，共15分）專業(yè)班級：專業(yè)班級：姓名：學(xué)號：…………密………………封………………線…………1、EDA的設(shè)計(jì)流程包括哪幾個(gè)環(huán)節(jié)？2、簡述阻塞賦值和非阻塞賦值的區(qū)別。3、什么是功能仿真和時(shí)序仿真，兩者有什么區(qū)別。分?jǐn)?shù)30得分五、編程題（第1題12分，第題10分，第3題8分，共30分）1、用VerilogHDL語言設(shè)計(jì)一個(gè)4位的全加器，請?jiān)跈M線上將下列的程序補(bǔ)充完整。并給出此全加器的測試文件。modulemyadd(a,b,cin,cout,sum); inputa,b; inputcin; outputcout; output[3:0]sum; assign;endmodule2、用VerilogHDL語言編寫一個(gè)異步復(fù)位和時(shí)鐘使能的D觸發(fā)器。模型如下圖。其中，clk、rst