第三章數(shù)字集成電路后端設(shè)計(jì)3.1邏輯綜合3.2版圖設(shè)計(jì)3.3

形式驗(yàn)證的基本原理3.4靜態(tài)時(shí)序分析基本原理3.5DRC原理驗(yàn)證3.6LVS原理

圖

3-1

數(shù)字

IC

后端設(shè)計(jì)流程

3.1

邏

輯

綜

合

3.1.1

邏輯綜合概述邏輯綜合根據(jù)一個(gè)系統(tǒng)邏輯功能與性能的要求，

在一個(gè)包含眾多功能、

結(jié)構(gòu)和性能均為已知邏輯元件的單元庫的支持下，

尋找出一個(gè)邏輯網(wǎng)絡(luò)結(jié)構(gòu)的最佳實(shí)現(xiàn)方案，

即實(shí)現(xiàn)在滿足設(shè)計(jì)電路速度、

功能和面積等限制條件下，

將

RTL

描述轉(zhuǎn)化為指定的技術(shù)庫中單元門級(jí)電路連接的方法。圖

3-2

為

Synopsys

公司提供的標(biāo)準(zhǔn)的綜合流程。

圖

3-2

邏輯綜合流程

邏輯綜合的輸入/

輸出文件如圖

3-3

所示。

在工藝庫的支持下，

根據(jù)設(shè)計(jì)要求制定不同的約束腳本，

通過邏輯綜合工具把

RTL

代碼轉(zhuǎn)換成具有電路特性的網(wǎng)表，

把約束腳本轉(zhuǎn)換成時(shí)序約束文件。

邏輯綜合包括翻譯(Translation)、

優(yōu)化(Opitimiｚation)、

映射(Mapping)三個(gè)過程。

在翻譯的過程中，

軟件自動(dòng)將

RTL

源代碼轉(zhuǎn)化成每條語句所對應(yīng)的電路功能模塊以及模塊之間的拓?fù)浣Y(jié)構(gòu)。

優(yōu)化是基于一定面積和時(shí)序的約束條件，

綜合工具按照一定的算法對翻譯出來的電路拓?fù)浣Y(jié)構(gòu)作邏輯優(yōu)化與重組。

在映射過程中，

根據(jù)時(shí)序和面積約束條件，

綜合工具從目標(biāo)工藝庫中找出符合條件的單元模塊來構(gòu)成電路。

圖

3-3

邏輯綜合輸入輸出文件

3.1.2

綜合庫的說明

1.

庫的配置

通過上述說明可知，

邏輯綜合需要通用庫和工藝庫的支持，

DC

用到的工藝庫是

.db

或者

.lib

格式的，

其中

.lib

格式的文件是可讀的，

通過此文件可以了解庫的詳細(xì)信息，

比如說工作電壓、

操作溫度和工藝偏差等。

.db

格式的庫是二進(jìn)制的，

不可讀。

.db

格式的庫由

.lib格式的庫通過命令

read＿lib

生成。

2.

目標(biāo)工藝庫

目標(biāo)工藝庫是由

foundry

提供的，

包含了物理參數(shù)的單元模型。

目標(biāo)工藝庫是將

RTL源代碼描述轉(zhuǎn)化到門級(jí)時(shí)所需的標(biāo)準(zhǔn)單元綜合庫。

目標(biāo)工藝庫設(shè)定的命令是：

set

target＿li?brary。

3.

鏈接庫

當(dāng)上一層的設(shè)計(jì)調(diào)用底層已綜合模塊時(shí)，

鏈接庫可以將它們連接起來。

如果需要將已有的設(shè)計(jì)從一個(gè)工藝

A

轉(zhuǎn)到另外一個(gè)工藝

B

時(shí)，

可以將當(dāng)前單元綜合庫

A

設(shè)為鏈接庫，

而將單元綜合庫

B

設(shè)為目標(biāo)庫，

重新映射即可。

鏈接庫設(shè)定的命令是：

set

link＿library。

4.

符號(hào)庫

顯示電路時(shí)，

用于標(biāo)識(shí)器件單元的符號(hào)庫。

符號(hào)庫設(shè)定的命令是：

set

symbol＿library。

5.

搜尋路徑

給出了

DC

環(huán)境下讀入的文件的搜尋路徑。

搜尋路徑設(shè)定命令是：

set

search＿path。

操作環(huán)境：

芯片供應(yīng)商提供的庫通常有

max、

type

和

min

三種類型，

代表操作環(huán)境為最壞(worst)、

典型(type)、

最好(best)三種情況。

芯片的操作環(huán)境包括操作溫度、

供電電壓、制造工藝偏差等。

當(dāng)電壓、

溫度和工藝偏差有波動(dòng)的時(shí)候，

乘以

K因子來模擬這種影響計(jì)算延時(shí)。

tree＿type

定義了環(huán)境的互連模型，

通過定義這個(gè)值選取適當(dāng)?shù)墓絹碛?jì)算。

3.1.3

約束的設(shè)定

1.

導(dǎo)線負(fù)載模型

foundry

廠商提供的工藝庫里有導(dǎo)線負(fù)載模型，

在實(shí)際電路中，

導(dǎo)線具有一定大小的電阻和電容，

會(huì)產(chǎn)生延時(shí)。

DC

綜合工具中的連線負(fù)載模式規(guī)定了跨越多個(gè)模塊層次的連線負(fù)載的計(jì)算方式，

該方式支持

segmented、

enclosed

和

top

三種連線負(fù)載模式。

圖

3-4

很好地說明了這三種連線負(fù)載模式的不同。

圖

3-4

連線負(fù)載模式

segmented：

模塊的連線負(fù)載設(shè)為

segmented

模式意味著一根連線上不同段的連線負(fù)載不同，

即某一段的連線負(fù)載與恰好包含該段的最底層模塊的連線負(fù)載大小一致。

enclosed：

模塊的連線負(fù)載設(shè)為

enclosed

模式，

意味著該模塊及其子模塊中所有連線的連線負(fù)載大小的取值與恰好能完全包含該連線的最底層模塊的連線負(fù)載大小一致。

top：

模塊的連線負(fù)載設(shè)為

top

模式，

意味著該模塊及其子模塊中所有連線的連線負(fù)載大小均取該模塊的值。

2.

設(shè)置輸出負(fù)載

DC

綜合工具使用

set＿load

命令為輸出端設(shè)置負(fù)載大小。

設(shè)置輸出負(fù)載是為了更精確地計(jì)算電路的延時(shí)，

使綜合出來的電路更加接近實(shí)際情況。

用戶可以利用

set＿driving＿cell命令來指定一個(gè)驅(qū)動(dòng)設(shè)計(jì)輸入端的外部單元。

除了用

set＿driving＿cell

命令設(shè)置輸入端的驅(qū)動(dòng)能力外，

還可以通過

set＿drive

命令直接設(shè)置輸入端的驅(qū)動(dòng)能力，

這個(gè)命令常用于設(shè)置復(fù)位端和時(shí)鐘的驅(qū)動(dòng)能力，

由于設(shè)計(jì)中的復(fù)位端和時(shí)鐘都是由驅(qū)動(dòng)能力很大的單元或樹形緩沖來驅(qū)動(dòng)的，

所以我們常用

set＿drive

命令將這兩個(gè)端口的阻抗設(shè)為

0。

3.

時(shí)鐘設(shè)定

在

DC

中使用

create＿clock

命令創(chuàng)建系統(tǒng)時(shí)鐘，

由于時(shí)鐘端的負(fù)載很大，

DC

在綜合時(shí)會(huì)使用緩沖器

Buffer

來增加其驅(qū)動(dòng)能力。

但是一般情況下，

設(shè)計(jì)者都使用布局布線工具來完成這項(xiàng)工作，

所以有必要指示

DC

不要對時(shí)鐘網(wǎng)絡(luò)進(jìn)行修改，

可以使用

set＿dont＿touch＿network

命令設(shè)定不對時(shí)鐘網(wǎng)絡(luò)進(jìn)行修改。

4.

設(shè)置電路工作環(huán)境

可用圖

3-5

來解釋輸入/

輸出延時(shí)的概念。

在圖

3-5

中，

假設(shè)時(shí)鐘周期為

Tc，

輸入端外部邏輯觸發(fā)器的傳輸延時(shí)為

Td1

，

組合邏輯

M1

的延時(shí)為

Tm1

，

需要綜合的邏輯中組合邏輯

N1

的延時(shí)為

Tn1

，

觸發(fā)器的建立時(shí)間為

Ts。

從圖中可以看出，

信號(hào)經(jīng)過一個(gè)輸入端外部的

Tm1＋Td1延時(shí)才進(jìn)入需要綜合的模塊，

這時(shí)必須指定信號(hào)的輸入延遲值，

使綜合工具

DC能夠計(jì)算

Tn1最大值來滿足觸發(fā)器的建立時(shí)間

Ts。

同理，

在輸出端外部邏輯中，

觸發(fā)器的建立時(shí)間為

Ts，

組合邏輯

M2

的延時(shí)為

Tm2

，

需要綜合的邏輯中，

組合邏輯

N2

的延時(shí)為

Tn2

，觸發(fā)器的傳輸延時(shí)為

Td2

。

從圖中可以看出，

從需要綜合的模塊輸出的信號(hào)經(jīng)過一個(gè)組合邏輯后接到一個(gè)觸發(fā)器的

D

端，

為了滿足輸出端外部電路的建立時(shí)間要求，

有必要為需要綜合的模塊指定一定的輸出延時(shí)。

根據(jù)我們所指定的輸出延時(shí)，

綜合工具就會(huì)計(jì)算出留給內(nèi)部邏輯的最大延時(shí)，

從而進(jìn)行綜合并使從此模塊輸出能夠滿足外部邏輯的時(shí)序要求。

設(shè)定輸入/

輸出延遲的命令分別是

set＿input＿delay

和

set＿output＿delay。

圖

3-5

電路的工作環(huán)境模型圖

5.

純組合電路時(shí)序約束

對于純組合電路，

由于電路中不帶有時(shí)鐘，

所以對它的時(shí)延約束主要是規(guī)定其輸出端到輸入端的時(shí)延特性，

可以用命令

set＿max＿delay、

set＿min＿delay

來實(shí)現(xiàn)，

set＿max＿delay

用來規(guī)定某一路徑的最大延遲，

set＿min＿delay

用來規(guī)定某一路徑的最小延遲。

6.

設(shè)計(jì)的面積約束

綜合工具使用

set＿max＿area

命令對設(shè)計(jì)的最大面積進(jìn)行約束，

在設(shè)計(jì)中一般將面積值設(shè)為

0，

使綜合工具盡可能地去減小設(shè)計(jì)的面積。

7.

設(shè)計(jì)規(guī)則的約束

設(shè)計(jì)規(guī)則一般是由芯片制造廠商提供的，

包括輸入/

輸出引腳的

max＿transition

屬性、輸出或輸入引腳的

max＿capacitance

屬性、

輸出引腳的

max＿fanout

屬性等。

廠商提供的庫文件中對這些屬性都有設(shè)置，

綜合工具

DC

在進(jìn)行綜合時(shí)會(huì)自動(dòng)調(diào)用這些設(shè)置來約束設(shè)計(jì)，使綜合后的設(shè)計(jì)滿足設(shè)計(jì)規(guī)則的要求，

有時(shí)為了避免生產(chǎn)工藝的偏差也可以用

set＿max＿transition、

set＿max＿fanout

和

set＿max＿capacitance

命令來對設(shè)計(jì)進(jìn)行過緊約束。

3.1.4

綜合策略

DC

綜合策略有兩種：

自頂向下和自底向上。

自頂向下綜合策略如圖

3-6(a)所示。

自頂向下的綜合是將整個(gè)設(shè)計(jì)的

RTL

代碼一次性讀入到綜合工具

DC

中，

然后僅對頂層設(shè)計(jì)進(jìn)行約束，

不對子模塊進(jìn)行約束，

由綜合工具自動(dòng)完成時(shí)序的劃分。

自頂向下綜合策略的優(yōu)點(diǎn)是可以對整個(gè)設(shè)計(jì)進(jìn)行整體優(yōu)化，

因此往往會(huì)得到較好的結(jié)果，

且只需要一個(gè)綜合腳本，

便于維護(hù)。

其缺點(diǎn)是需要占用較大的內(nèi)存和耗費(fèi)比較長的綜合時(shí)間，

特別是當(dāng)設(shè)計(jì)規(guī)模增大時(shí)這一問題變得更加突出。

因此自頂向下的綜合策略適合門數(shù)較小的設(shè)計(jì)。

圖3-6(b)所示的綜合策略為自底向上。

自底向上綜合策略是從最底層開始對各個(gè)子模塊分別進(jìn)行約束并單獨(dú)進(jìn)行綜合，

然后逐步處理各個(gè)層次的設(shè)計(jì)直到最頂層。

自底向上綜合策略的優(yōu)點(diǎn)是可以降低設(shè)計(jì)對內(nèi)存的需求，

且可對不同的子模塊設(shè)置不同的約束，

設(shè)計(jì)靈活。

其缺點(diǎn)是需要在各子模塊之間進(jìn)行時(shí)間預(yù)算，

時(shí)間預(yù)算的好壞直接影響到綜合迭代的次數(shù)。

自底向上的綜合策略適合門數(shù)較多的設(shè)計(jì)。

圖

3-6

DC

綜合策略

3.2

版

圖

設(shè)

計(jì)

集成電路的版圖設(shè)計(jì)一般分為兩類：

全定制的版圖設(shè)計(jì)和半定制的版圖設(shè)計(jì)。全定制版圖設(shè)計(jì)方法是利用各種EDA

工具，

從每個(gè)半導(dǎo)體器件的圖形、

尺寸開始設(shè)計(jì)，

直至整個(gè)版圖的布局、

布線等完成。

全定制版圖設(shè)計(jì)的特點(diǎn)是針對每個(gè)晶體管進(jìn)行電路參數(shù)和版圖優(yōu)化，

以獲得最佳的性能以及最小的芯片面積。

半定制版圖設(shè)計(jì)方法分為門陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)法。

標(biāo)準(zhǔn)單元設(shè)計(jì)中每個(gè)標(biāo)準(zhǔn)單元的邏輯功能、

電器特性和設(shè)計(jì)規(guī)則都已經(jīng)過反復(fù)的分析和驗(yàn)證，

且都具有相等的高度或者高度是基本高度的整數(shù)倍。

設(shè)計(jì)人員需要完成的工作就是將這些標(biāo)準(zhǔn)單元根據(jù)設(shè)計(jì)要求按次序排列并完成它們之間的連接，

這一過程通常可借助EDA

工具完成。

半定制版圖設(shè)計(jì)方法一般包括四個(gè)基本步驟：

布局規(guī)劃、

時(shí)鐘樹綜合、

布線和時(shí)序分析與優(yōu)化。

布局規(guī)劃就是根據(jù)設(shè)計(jì)正確確定引腳、

ram

核、

功能模塊和塊中單元的詳細(xì)位置，

并根據(jù)布線的金屬層和單元的扇入扇出預(yù)留布線通道。

找到模塊和單元的正確位置使版圖面積最小化和時(shí)序最優(yōu)化是一件很耗時(shí)的事情，

因?yàn)槊恳淮味夹枰獙υO(shè)計(jì)進(jìn)行全面的分析和驗(yàn)證，

如果不滿足就得重新進(jìn)行布局規(guī)劃。

布局規(guī)劃是整個(gè)版圖設(shè)計(jì)中最關(guān)鍵的一步，

它確定芯片內(nèi)的模塊布局和全局性的布線安排，

好的布局規(guī)劃不僅可以減小芯片面積，

而且可以減少版圖設(shè)計(jì)到綜合的迭代次數(shù)。

時(shí)鐘樹的綜合就是時(shí)鐘的布線，

生成時(shí)鐘樹網(wǎng)絡(luò)結(jié)構(gòu)驅(qū)動(dòng)時(shí)序單元。

布線是完成全部單元端口之間的連接，

確定最終的金屬層、

過孔位置、

線寬等。

時(shí)序分析與優(yōu)化是對產(chǎn)生的版圖進(jìn)行時(shí)序驗(yàn)證，

確保版圖滿足設(shè)計(jì)時(shí)序時(shí)要求。

版圖后靜態(tài)時(shí)序分析將在后面詳細(xì)介紹。

版圖設(shè)計(jì)的最終結(jié)果是產(chǎn)生

GDSII

文件，

芯片生產(chǎn)商采用此文件制造出芯片。

圖

3-7

給出了自動(dòng)布局布線的基本流程。

APR

的第一步是導(dǎo)入網(wǎng)表文件、

標(biāo)準(zhǔn)時(shí)序約束

sdc

文件、

lib

庫文件、

lef

文件和

I/

OPAD

文件。

網(wǎng)表文件是指邏輯綜合產(chǎn)生的網(wǎng)表，也就是這個(gè)設(shè)計(jì)的網(wǎng)表描述。

標(biāo)準(zhǔn)時(shí)序約束文件規(guī)定了設(shè)計(jì)的時(shí)序要求，

也就是自動(dòng)布局布線要達(dá)到的時(shí)序要求。

lib

庫文件即在

APR

階段要用到的庫文件，

該文件包含了庫的詳細(xì)信息，

比如工作電壓、

操作溫度和工藝偏差等。

lef

文件包含了工藝的各種技術(shù)信息，

如最小的線寬、

線與線之間的最小距離、

布線的層數(shù)、

單元的放置位置、

面積大小與幾何形狀等。

I/

OPAD

文件即描述

PAD

位置的文件，

指定

I/

OPAD

在

core

外圍的實(shí)際排列位置。

圖

3-7

自動(dòng)布局布線流程

3.2.1

版圖設(shè)計(jì)文件準(zhǔn)備

自動(dòng)布局布線是基于標(biāo)準(zhǔn)單元設(shè)計(jì)模式的，

屬于半定制的版圖設(shè)計(jì)。

本例的版圖設(shè)計(jì)是采用半定制的版圖設(shè)計(jì)，

通過

SOCEncounter

自動(dòng)布局布線完成的，

采用的工藝是某0.25μm工藝。

使用

SOCEncounter

進(jìn)行自動(dòng)布局布線時(shí)需要用到的文件有

lib

文件、

lef

文件、

綜合產(chǎn)生的網(wǎng)表文件、

sdc

文件和

I/

OPAD

文件，

如圖

3-8

所示。

網(wǎng)表文件

1

表示綜合后的網(wǎng)表，網(wǎng)表文件

2

表示版圖生成后產(chǎn)生的網(wǎng)表。

圖

3-8

SOCEncounter

自動(dòng)布局布線輸入/

輸出文件

3.2.2

布局規(guī)劃

布局規(guī)劃的好壞直接關(guān)系到芯片面積的大小、

時(shí)序收斂、

IR

壓降(

IR-drop)以及芯片布線的暢通，

因此布局規(guī)劃在版圖設(shè)計(jì)中非常重要。

布局規(guī)劃主要是標(biāo)準(zhǔn)單元、

I/

O引腳、IP

核和電源網(wǎng)絡(luò)的布局。

I/

O引腳需要根據(jù)各信號(hào)線之間的關(guān)系進(jìn)行分配，

以達(dá)到時(shí)序和面積的最優(yōu)化，

而

IP

核則根據(jù)時(shí)序要求進(jìn)行擺放，

標(biāo)準(zhǔn)單元給出了一定的區(qū)域由自動(dòng)布局布線工具自動(dòng)擺放。

電源網(wǎng)絡(luò)主要是供晶體管執(zhí)行芯片標(biāo)準(zhǔn)邏輯功能所需要的電壓與電流。

一個(gè)好的版圖布局應(yīng)該是

block

擺放井然有序，

走線密度剛好達(dá)到擁堵(congestion)可以承受的上限，

標(biāo)準(zhǔn)單元的擺放不可過于松散，

標(biāo)準(zhǔn)單元的區(qū)域最好是大片相連的，I/

O的擺放按照功能分類，

沒有供電困難的死角出現(xiàn)。

因此，

在版圖規(guī)劃時(shí)需要考慮

I/

O的擺放順序、

power

網(wǎng)絡(luò)分布、

內(nèi)部數(shù)據(jù)的流向、

block

的面積和連接關(guān)系以及關(guān)鍵路徑模塊的距離等。

一般來說，

設(shè)計(jì)者需要經(jīng)過反復(fù)的嘗試和調(diào)整才能規(guī)劃出好的版圖布局。

版圖布局規(guī)劃除了需要考慮上述因素外，

還需考慮模擬信號(hào)與數(shù)字信號(hào)的隔離。

為了得到好的布局規(guī)劃，

后端設(shè)計(jì)工程師需要與系統(tǒng)工程師討論

I/

O的排放，

和前端工程師商量內(nèi)部數(shù)據(jù)的流向，

然后讓

APR

工具擺幾個(gè)方案以供參考，

最后還需要自己手動(dòng)調(diào)整。

圖3-9

是芯片版圖布局規(guī)劃示意圖，

從圖中可知，

布局規(guī)劃(2)比(1)要好些。

圖

3-9

芯片版圖布局規(guī)劃示意圖

1.

block

單元的擺放

芯片設(shè)計(jì)中一般會(huì)用到一些硬

IP

核，

它們的大小和形狀都已經(jīng)確定，

稱為

block。

在版圖布局時(shí)應(yīng)該把這些

block

擺放在合適的位置，

一般放在芯片的外圍區(qū)域，

如圖

3-10

所示。

因?yàn)橛?/p>

IP

核的版圖已經(jīng)確定，

如果將這些

block

放在整體版圖的中間位置會(huì)引起連線的擁堵，

同時(shí)由于單個(gè)標(biāo)準(zhǔn)單元面積比較小，

形狀組合比較隨意，

插放在

block

之間可以充分利用

block

之間的空隙，

大大節(jié)省芯片面積。

圖

3-10

芯片版圖示意圖

由于

block

的面積已經(jīng)確定，

要想減少芯片面積，

需要把標(biāo)準(zhǔn)單元盡可能塞滿

block

之間的空隙，

以提高芯片面積利用率。

block

之間的區(qū)域除了放置標(biāo)準(zhǔn)單元外還需要考慮標(biāo)準(zhǔn)單元之間的連線，

因此，

要追求芯片面積最小的目標(biāo)，

就要在進(jìn)行芯片版圖的設(shè)計(jì)時(shí)經(jīng)過反復(fù)多次布局布線，

以尋求最高面積利用率，

同時(shí)可以為

block

加上阻擋環(huán)(halo)，

因?yàn)樽钃醐h(huán)內(nèi)不能放置標(biāo)準(zhǔn)單元，

這樣可以讓

block

引腳出來的引線有足夠的空間，

減少該區(qū)域的走線密度，

如圖

3-11

所示。

圖

3-11

block

周圍加

halo

2.

I/

O引腳的分配

對于

Pin

引腳，

若不對其進(jìn)行約束，

SOCEncounter

會(huì)自動(dòng)進(jìn)行分配。

3.

電源網(wǎng)絡(luò)分配

電源網(wǎng)絡(luò)設(shè)計(jì)是大規(guī)模集成電路芯片物理設(shè)計(jì)中的重要環(huán)節(jié)，

也是版圖布局規(guī)劃時(shí)應(yīng)重點(diǎn)考慮的因素。

為了給內(nèi)核提供足夠的電流，

保證芯片正常工作，

必須合理地設(shè)置電源網(wǎng)絡(luò)。

一般采用環(huán)形電源和帶狀電源，

具體做法是首先在整個(gè)內(nèi)核周圍設(shè)置一個(gè)環(huán)形電源，

再根據(jù)芯片規(guī)模的大小有選擇地增加環(huán)線或電源帶線。

電源網(wǎng)絡(luò)的確定與

IR

壓降和EM效應(yīng)(電遷移)兩個(gè)因數(shù)有關(guān)。

1)

IR

壓降

IR

壓降是指出現(xiàn)在集成電路中電源和地網(wǎng)絡(luò)上電壓升高或下降的一種現(xiàn)象。

隨著半導(dǎo)體工藝的迅速發(fā)展，

金屬互連線的寬度越來越窄，

金屬互連線上的電阻值不斷上升，

因此在芯片內(nèi)部會(huì)存在一定的

IR

壓降。

集成電路設(shè)計(jì)中的每個(gè)邏輯門單元的電流都會(huì)對設(shè)計(jì)中的其他邏輯門單元造成不同程度的

IR

壓降，

一旦連接在金屬連線上的邏輯門單元同時(shí)有翻轉(zhuǎn)動(dòng)作，

那么導(dǎo)致的

IR

壓降將會(huì)很大。

在版圖設(shè)計(jì)階段，

設(shè)計(jì)人員只能通過減小寄生電阻值來解決

IR

壓降對單元電壓的影響。

本設(shè)計(jì)采用如圖

3-12

所示的環(huán)形電源網(wǎng)絡(luò)緩解

IR

壓降對單元特性的影響，

它設(shè)計(jì)了多個(gè)電源地引腳，

且采用環(huán)形電源網(wǎng)絡(luò)可以盡量縮短電源地引腳與每個(gè)單元間的距離，

減小寄生電阻值。

此外還選擇使用較寬的金屬。

圖

3-12

環(huán)形電源網(wǎng)絡(luò)

2)EM效應(yīng)處理

在金屬導(dǎo)線中，

電流是靠電子的不斷流動(dòng)來傳導(dǎo)的，

電子在流動(dòng)過程中會(huì)不斷地撞擊原子，

從而導(dǎo)致金屬的電阻增大，

并發(fā)熱，

當(dāng)電流密度達(dá)到一定值并持續(xù)一定時(shí)間后，

會(huì)使金屬原子的位置發(fā)生改變，

這種現(xiàn)象稱為電遷移(EM)。EM會(huì)導(dǎo)致金屬連線斷開或短路，

從而影響邏輯功能。

在版圖設(shè)計(jì)中需要解決EM問題，

可以采用合金或者銅來代替鋁制互連線，

也可以通過增加電源網(wǎng)格的寬度來控制金屬線上的電流密度。

3.2.3

時(shí)鐘信號(hào)和時(shí)鐘樹的綜合

1.

時(shí)鐘信號(hào)

時(shí)鐘信號(hào)是時(shí)序邏輯設(shè)計(jì)的基礎(chǔ)，

用于決定時(shí)序邏輯單元中的狀態(tài)何時(shí)更新，

是整個(gè)設(shè)計(jì)的指揮員，

如果時(shí)鐘信號(hào)不穩(wěn)定，

就會(huì)影響到設(shè)計(jì)的時(shí)序問題，

從而導(dǎo)致系統(tǒng)功能的錯(cuò)誤。

因此，

一個(gè)穩(wěn)定的時(shí)鐘信號(hào)對設(shè)計(jì)非常重要。

一般時(shí)鐘信號(hào)由

PLL

產(chǎn)生。

為了更好地理解時(shí)鐘信號(hào)在靜態(tài)時(shí)序分析中的作用，

需要弄懂幾個(gè)與時(shí)鐘信號(hào)有關(guān)的概念。

(1)

時(shí)鐘抖動(dòng)(jitter)：

時(shí)鐘信號(hào)在某一時(shí)刻相對其理想時(shí)間位置上的短期偏離。

jitter反映時(shí)鐘頻率的短期變化。

(2)

時(shí)鐘信號(hào)的延遲(latency)：

時(shí)鐘源到時(shí)序器件的時(shí)鐘引腳的延時(shí)。

(3)

時(shí)鐘偏差(skew)：

在同步設(shè)計(jì)中時(shí)鐘信號(hào)到達(dá)各個(gè)觸發(fā)器時(shí)鐘端的時(shí)間差。

時(shí)鐘偏差是時(shí)鐘源到達(dá)不同寄存器所經(jīng)歷路徑的驅(qū)動(dòng)和負(fù)載的不同引起的時(shí)鐘信號(hào)在不同時(shí)序器件的時(shí)鐘引腳上的時(shí)間差異，

如果時(shí)鐘偏移超過允許的最大值，

電路的同步可能會(huì)失效，

因此時(shí)鐘偏移是衡量時(shí)鐘樹性能的重要指標(biāo)。

2.

時(shí)鐘樹的綜合

時(shí)鐘樹是指從一個(gè)

CLK源出發(fā)，

CLK網(wǎng)絡(luò)經(jīng)過多級(jí)

buffer，

到達(dá)每個(gè)時(shí)序器件的

CLK引腳，

為了保證從

CLK源到每個(gè)器件

CLK腳的延時(shí)相差不多，

時(shí)鐘在布局布線時(shí)做成樹形網(wǎng)絡(luò)結(jié)構(gòu)。

時(shí)鐘樹綜合的目的就是為了減少時(shí)鐘偏差。

圖

3-13

是時(shí)鐘偏差示意圖，

時(shí)鐘樹根節(jié)點(diǎn)到葉節(jié)點(diǎn)

A

的延遲是

2

個(gè)時(shí)間單元，

時(shí)鐘樹根節(jié)點(diǎn)到葉節(jié)點(diǎn)

F

的延遲是

15

個(gè)時(shí)間單元，

所以時(shí)鐘樹的最大偏差是

13-個(gè)時(shí)間單元。

時(shí)鐘偏差對芯片的時(shí)序和性能有很大影響，

因此在時(shí)鐘樹綜合時(shí)必須要求時(shí)鐘偏差要小于設(shè)計(jì)允許的最大值。

圖

3-13

時(shí)鐘偏差示意圖

由于在版圖設(shè)計(jì)階段，

單元的位置都已確定，

可以更準(zhǔn)確地計(jì)算出時(shí)鐘偏差，

有利于時(shí)鐘樹的綜合，

因此時(shí)鐘樹的綜合在版圖設(shè)計(jì)階段完成。

時(shí)鐘網(wǎng)絡(luò)要驅(qū)動(dòng)電路中所有的時(shí)序單元，

因此時(shí)鐘端口要驅(qū)動(dòng)許多門單元電路，

其負(fù)載延時(shí)也會(huì)很大且不平衡，

需要插入緩沖器以減少負(fù)載和平衡延時(shí)。

時(shí)鐘樹是由時(shí)鐘網(wǎng)絡(luò)及其上的緩沖器構(gòu)成的，

一般要反復(fù)幾次才可以做出一個(gè)比較理想的時(shí)鐘樹。

時(shí)鐘偏差對芯片的時(shí)序和性能有很大影響，

如果時(shí)鐘的偏差過大，

將會(huì)導(dǎo)致電路的功能出現(xiàn)錯(cuò)誤。

分析圖

3-14

所示的電路，

假設(shè)

CLK1

和CLK2

的偏差為

Ts，

組合邏輯的延時(shí)為

Tc，

寄存器

DFF

的延時(shí)為

Td

，

建立時(shí)間為

tsetup

，

保持時(shí)間為

thold

，

時(shí)鐘周期為

T。

若

CLK1

比

CLK2

晚

Ts，

由

DFF2

的建立時(shí)間約束可得

圖

3-14

時(shí)鐘信號(hào)偏差分析

若

CLK2

比

CLK1

晚

Ts，

由

DFF2

的保持時(shí)間約束可得

由式(3-1)和式(3-2)可知，

時(shí)鐘偏差對電路的性能和工作時(shí)鐘頻率都有很大的限制。

由于寄存器的保持時(shí)間、

建立時(shí)間和自身的延時(shí)都是與器件單元本身的結(jié)構(gòu)和所使用的工藝有關(guān)，

設(shè)計(jì)人員無法改動(dòng)，

所以為了使設(shè)計(jì)能滿足工作頻率和電路性能的需求，

必須盡可能地減小時(shí)鐘的偏差。

在時(shí)鐘端插入如圖

3-15

所示的樹狀網(wǎng)絡(luò)可以很好地解決時(shí)鐘偏移問題。

這樣從時(shí)鐘信號(hào)源頭通過相同的緩沖器到達(dá)寄存器，

每個(gè)時(shí)鐘信號(hào)經(jīng)過的路徑相同，

理論上可以做到時(shí)鐘信號(hào)同時(shí)到達(dá)每個(gè)寄存器的時(shí)鐘端，

消除了時(shí)鐘偏差。

但在實(shí)際情況中，

由于寄存器的分布不均勻，

中間的連線長短也不一樣，

因此到達(dá)每個(gè)寄存器時(shí)鐘端的時(shí)間不可能完全一致。

所以在時(shí)鐘樹綜合時(shí)，

只要將時(shí)鐘偏移控制在合理范圍內(nèi)就可以了。

圖

3-15

H

樹時(shí)鐘分布網(wǎng)絡(luò)

時(shí)鐘樹的綜合在完成版圖的布局規(guī)劃之后進(jìn)行，

有兩種模式：

手動(dòng)模式和自動(dòng)模式。本設(shè)計(jì)時(shí)鐘樹的綜合采用

SOCEncounter

自動(dòng)模式。

時(shí)鐘樹綜合從外部時(shí)鐘輸入端口自動(dòng)遍歷整個(gè)時(shí)鐘樹，

遍歷完成后加入

buffer

用來平衡時(shí)鐘樹。

SOCEncounter

的時(shí)鐘樹綜合流程如圖

3-16

所示。

圖

3-16

CTS

流程圖

3.2.4

布線

布線分為全局布線和詳細(xì)布線：

(1)

全局布線是為詳細(xì)布線做準(zhǔn)備。

它首先要制定全局布線的目標(biāo)，

然后根據(jù)設(shè)計(jì)的特征，

做出具體的規(guī)劃。

全局布線速度快、

時(shí)間短，

能加快收斂。

如果全局布線時(shí)發(fā)現(xiàn)問題，

設(shè)計(jì)者可以及時(shí)調(diào)整，

而不必花費(fèi)很長時(shí)間去做最終布線以及后續(xù)工作。

全局布線的目標(biāo)是使總連接線最短，

布線分散均勻不致引起局部擁堵。

(2)

詳細(xì)布線是具體布線的實(shí)現(xiàn)，

全局布線快速簡潔，

詳細(xì)布線細(xì)致復(fù)雜。

網(wǎng)表中每個(gè)邏輯單元和模塊間的相互關(guān)系是通過接點(diǎn)來實(shí)現(xiàn)的，

每個(gè)接點(diǎn)可以有多個(gè)連接終端。

需要連接在一起的一條網(wǎng)線稱為

net。

詳細(xì)布線目標(biāo)是將屬于同一個(gè)

net

的所有接點(diǎn)連接上；不同

net

的終端不能連接；

要遵循設(shè)計(jì)規(guī)則進(jìn)行連接。

如果應(yīng)該連接的

net

沒有連接上就產(chǎn)生了開路，

或不應(yīng)該連接

net

而被錯(cuò)誤地連接上了，

這樣就產(chǎn)生了短路。

布線后如果時(shí)序不滿足，

我們可以在

SOCEncounter

軟件里對時(shí)序進(jìn)行再次優(yōu)化。

3.2.5

布局布線出現(xiàn)的問題及解決方法

在自動(dòng)布局布線時(shí)，

如果設(shè)計(jì)得不合理，

可能會(huì)出現(xiàn)一些沖突(violations)，

主要表現(xiàn)如下：

(1)

在做

floorplan

時(shí)，

單元間出現(xiàn)了violations。

主要原因是單元距離違背了

DRC

規(guī)則，

可以通過修改它們的距離來解決。

(2)

布線完后會(huì)有規(guī)律地出現(xiàn)很多“X”，

這可能是

block

與標(biāo)準(zhǔn)單元太近，

布線無法通過。

可以在

block

中增加阻擋環(huán)、

增大布線空間來解決。

(3)

天線效應(yīng)。

天線效應(yīng)主要涉及工藝過程中直接連在柵上的金屬長度過長，

容易積聚游離電荷，

而對柵極造成損害。

集成電路制造過程中經(jīng)常使用的一種方法是離子刻蝕，這種方法就是將物質(zhì)高度電離并保持一定的能量，

然后將這種物質(zhì)刻蝕在晶圓wafer

上，從而形成某一層。

3.3

形式驗(yàn)證的基本原理

所謂形式驗(yàn)證，

是指從數(shù)學(xué)上完備地證明或驗(yàn)證電路的實(shí)現(xiàn)方案是否確實(shí)實(shí)現(xiàn)了電路設(shè)計(jì)所描述的功能。

形式驗(yàn)證方法分為等價(jià)性驗(yàn)證、

模型檢驗(yàn)和定理證明等。

本設(shè)計(jì)的形式驗(yàn)證是使用等價(jià)性驗(yàn)證方法來確保綜合和版圖設(shè)計(jì)的正確性。

由于后仿真對于超大規(guī)模設(shè)計(jì)來說太耗費(fèi)時(shí)間，

形式驗(yàn)證就出現(xiàn)了。

當(dāng)確定設(shè)計(jì)的功能仿真是正確的后，

設(shè)計(jì)實(shí)現(xiàn)的每一個(gè)步驟的結(jié)果都可以與上個(gè)步驟的結(jié)果進(jìn)行形式驗(yàn)證，

也就是等價(jià)性檢查，

如果一致就可以不用進(jìn)行仿真了。

本設(shè)計(jì)的形式驗(yàn)證工具使用的是

Synopsys

公司的

formality。

圖

3-17

為

Synopsys

公司提供的標(biāo)準(zhǔn)的形式驗(yàn)證流程。

圖

3-17

形式驗(yàn)證工具的步驟

圖

3-18

是在數(shù)字

IC

設(shè)計(jì)過程中需要用到形式驗(yàn)證的地方，

在進(jìn)行芯片的設(shè)計(jì)過程中，

主要用

formality

進(jìn)行如下驗(yàn)證：

1)

RTL

與

RTL

之間的功能驗(yàn)證

有時(shí)為了改進(jìn)芯片的時(shí)序或減小芯片的面積，

需要對

RTL

源代碼進(jìn)行修改、

優(yōu)化，

可以通過形式驗(yàn)證在較短的時(shí)間內(nèi)驗(yàn)證并保證代碼修改的過程中沒有引入功能性的錯(cuò)誤。

2)

RTL

與門級(jí)網(wǎng)表之間的功能驗(yàn)證

該項(xiàng)驗(yàn)證主要用于驗(yàn)證

RTL

源代碼與綜合產(chǎn)生的網(wǎng)表是否等價(jià)，

以確保邏輯綜合過程中沒有改變

RTL

設(shè)計(jì)的功能；

當(dāng)網(wǎng)表在功能上需要進(jìn)行小改動(dòng)時(shí)，

可以對網(wǎng)表直接修改；為了保證源代碼與門電路的一致性，

相應(yīng)地對源代碼進(jìn)行較小的改動(dòng)，

此時(shí)可以采用

RTL與門級(jí)的等價(jià)性驗(yàn)證來確保兩者的改動(dòng)是一致的。

3)

門級(jí)網(wǎng)表與門級(jí)網(wǎng)表之間的功能驗(yàn)證

該項(xiàng)驗(yàn)證主要用于驗(yàn)證生成時(shí)鐘樹前后的網(wǎng)表在功能上是否一致，

布局布線前后的門級(jí)網(wǎng)表在功能上是否一致，

以確保在時(shí)鐘樹的生成過程和版圖的生成過程中沒有出現(xiàn)功能性錯(cuò)誤。

圖

3-18

形式驗(yàn)證在數(shù)字

IC

設(shè)計(jì)流程中的位置

形式驗(yàn)證的優(yōu)點(diǎn)如下：

(1)

形式驗(yàn)證是對指定描述的所有可能的情況進(jìn)行驗(yàn)證，

覆蓋率達(dá)到了

100％。

(2)

形式驗(yàn)證技術(shù)是借用數(shù)學(xué)上的方法將待驗(yàn)證電路和功能描述或參考設(shè)計(jì)直接進(jìn)行比較，

不需要開發(fā)測試激勵(lì)。

(3)

形式驗(yàn)證的驗(yàn)證時(shí)間短，

可以很快發(fā)現(xiàn)和改正電路設(shè)計(jì)中的錯(cuò)誤，

可以縮短設(shè)計(jì)周期。

3.4

靜態(tài)時(shí)序分析基本原理

靜態(tài)時(shí)序分析是一種驗(yàn)證方法，

其前提是同步邏輯設(shè)計(jì)。

本設(shè)計(jì)的所有信號(hào)都經(jīng)過時(shí)鐘信號(hào)

PLL＿CLK的同步化處理，

屬于同步時(shí)序系統(tǒng)。

為了很好地理解靜態(tài)時(shí)序分析的原理，

需要了解常用的靜態(tài)時(shí)序分析報(bào)告術(shù)語。

(1)

信號(hào)到達(dá)時(shí)間(arrival

time)：

實(shí)際算得的信號(hào)到達(dá)邏輯電路中某一點(diǎn)的絕對時(shí)間，等于信號(hào)到達(dá)某條路徑起點(diǎn)的時(shí)間加上信號(hào)在該條路徑上的邏輯單元傳遞延時(shí)的總和。

(2)

要求到達(dá)時(shí)間(required

arrival

time)：

要求信號(hào)在邏輯電路的某一特定點(diǎn)處的到達(dá)時(shí)間。

(3)

遲緩(slack)：

在邏輯電路的某一特定點(diǎn)處要求到達(dá)時(shí)間與實(shí)際到達(dá)時(shí)間之間的差。

slack

的值表示該信號(hào)到達(dá)得是否太晚或太早。

(4)

關(guān)鍵路徑：

通常是指同步邏輯電路中，

組合邏輯時(shí)延最大的路徑，

也就是說關(guān)鍵路徑是對設(shè)計(jì)性能起決定性影響的時(shí)序路徑。

PrimeTime

進(jìn)行靜態(tài)時(shí)序分析時(shí)把整個(gè)芯片按照時(shí)鐘分成許多時(shí)序路徑。

路徑的起點(diǎn)是時(shí)序單元的輸出引腳或是設(shè)計(jì)的輸入端口，

路徑的終點(diǎn)是時(shí)序單元的輸入引腳或是設(shè)計(jì)的輸出端口。

根據(jù)起點(diǎn)和終點(diǎn)的不同，

可將邏輯電路分解為圖

3-19

所示的路徑。

圖

3-19

邏輯電路中的四種時(shí)序路徑

建立時(shí)間是指數(shù)據(jù)在時(shí)鐘信號(hào)到來之前保持穩(wěn)定所需要的時(shí)間，

保持時(shí)間是指在時(shí)鐘信號(hào)到來之后數(shù)據(jù)需要保持穩(wěn)定的時(shí)間。

如圖

3-20

所示，

在時(shí)鐘信號(hào)

CLK的上升沿到來之前，

D

觸發(fā)器

DFF

數(shù)據(jù)端口的數(shù)據(jù)

din

必須保持穩(wěn)定一段時(shí)間(Tsetup

)，

數(shù)據(jù)

din

才能正確地傳輸?shù)?/p>

DFF

的輸出端口Q，

在時(shí)鐘信號(hào)

CLK的上升沿到來之后，

D

觸發(fā)器

DFF

數(shù)據(jù)端口的數(shù)據(jù)

din

必須保持穩(wěn)定一段時(shí)間(Thold

)，

數(shù)據(jù)

din

傳輸?shù)?/p>

DFF

的輸出端口Q后才能穩(wěn)定。

圖

3-20

建立時(shí)間和保持時(shí)間示意圖

圖

3-21

是時(shí)序邏輯電路的模型圖。

假設(shè)時(shí)鐘信號(hào)

CLK的周期為

T，

圖中

Td是

D

觸發(fā)器

DFF1

的時(shí)鐘端到輸出端的延時(shí)，

Tc表示

D

觸發(fā)器

DFF1

與

D

觸發(fā)器

DFF2

之間組合邏輯電路的延時(shí)，

din

表示

D

觸發(fā)器

DFF1

的數(shù)據(jù)輸入端，

din1

表示

D

觸發(fā)器

DFF2

的數(shù)據(jù)輸入端，

dout

表示

D

觸發(fā)器

DFF2

的數(shù)據(jù)輸出端。

為了方便分析，

假設(shè)初始化時(shí)

dout

=

0，

din1

=

n。D

觸發(fā)器

DFF1

輸入端口數(shù)據(jù)

din

一直保持

din

=

n＋1，

x

表示亞穩(wěn)態(tài)。

圖

3-21

時(shí)序邏輯電路模型圖

圖

3-22

是基于圖

3-21

表示的時(shí)序邏輯電路模型分析建立時(shí)間

Slack＞0

的時(shí)序圖。由圖

3-22

可知，

建立時(shí)間

Slack

=

T－Tsetup－(Td＋Tc)＞0，

觸發(fā)器能采樣到正確的數(shù)據(jù)。

圖

3-22

建立時(shí)間

Slack＞0

圖

3-23

是基于圖

3-21

表示的時(shí)序邏輯電路模型分析建立時(shí)間

Slack＜0

的時(shí)序圖。圖

3-23

建立時(shí)間

Slack＜0

圖

3-24

是基于圖

3-21

表示的時(shí)序邏輯電路模型分析保持時(shí)間

Slack＞0

的時(shí)序圖。

由圖

3-24

可知，

保持時(shí)間

Slack

=

(Td＋Tc)－Thold＞0，

D

觸發(fā)器

DFF2

能采樣到正確的數(shù)據(jù)。

圖

3-24

保持時(shí)間

Slack＞0

圖

3-25

是基于圖

3-21

表示的時(shí)序邏輯電路模型分析保持時(shí)間

Slack＜0

的時(shí)序圖。由圖

3-25

可知，

保持時(shí)間

Slack

=

(Td＋Tc)

－Thold

＜0，

D

觸發(fā)器

DFF2

在

T1時(shí)刻準(zhǔn)備采樣din1

端口數(shù)據(jù)時(shí)，

din1

端的數(shù)據(jù)在保持時(shí)間

Thold內(nèi)發(fā)生了變化，

D

觸發(fā)器

DFF2

不能采樣到正確的數(shù)據(jù)，

dout

輸出為亞穩(wěn)態(tài)。

圖

3-25

保持時(shí)間

Slack＜0

3.5

DRC

原理驗(yàn)證

設(shè)計(jì)規(guī)則檢查(DRC)是檢查版圖中各掩膜層圖形的各種尺寸是否合乎設(shè)計(jì)規(guī)則的要求，

以保證邏輯單元組裝和布線都滿足工藝規(guī)則，

因?yàn)椴皇侨魏伟鎴D都能制造出來，

只有滿足廠家設(shè)計(jì)規(guī)則的版圖才有可能成功制造出來。

例如，

如果廠家的設(shè)計(jì)規(guī)則中有一條“金屬的最小寬度是

0.5μm”，

那么假如版圖中有地方金屬的寬度是

0.3μm，

用這個(gè)版圖去流片，

流出的片子有可能在這個(gè)地方斷路，

因此，

需要由

DRC

工具來檢查版圖是否符合這些幾何規(guī)則。

為了保證版圖能正確制造出來，

流片廠家會(huì)根據(jù)工藝定義很多設(shè)計(jì)規(guī)則，只有版圖滿足廠家的所有設(shè)計(jì)規(guī)則，

才可能被正確地制造出來。

一般來說，

設(shè)計(jì)規(guī)則有很多條，

例如，

最小間距、

最小寬度、

最小延伸、

最小交疊、

最小包圍等。

如圖

3-26

所示。

圖

3-26

版圖設(shè)計(jì)規(guī)則示意圖

(1)

最小間距：

在同一層掩膜上，

各圖形之間的間隔必須大于最小間距，

在某些情況下，

不同層的掩膜圖形的間隔也必須大于最小間距。

如果間距太小可能造成短路。

(2)

最小寬度：

掩膜上定義的幾何圖形的寬度和長度必須大于一個(gè)最小值，

該值由光刻和工藝水平?jīng)Q定。

如果版圖設(shè)計(jì)中的尺寸小于規(guī)定的這個(gè)值，

那么由于制造偏差的影響，

可能會(huì)導(dǎo)致相應(yīng)的部分在加工后是斷開的。

(3)

最小延伸：

有些圖形在其他圖形的邊緣外還應(yīng)至少延長一個(gè)最小長度，

例如為了確保晶體管在有源區(qū)邊緣能正常工作，

多晶硅柵必須在有源區(qū)以外具有最小延伸。

(4)

最小交疊：

有些圖形和其他圖形的邊緣應(yīng)有一個(gè)最小的重疊部分。

(5)

最小包圍：

版圖上的一些掩膜層之間相互接觸時(shí)，

應(yīng)該留有一定的包圍范圍。

為了更加詳細(xì)地了解

DRC

規(guī)則，

我們以非門為例，

說明

DRC

的規(guī)則，

如下所示：

(1)

n

阱(nwell)：

阱與阱之間的最小間距

1.8μm

n

阱的最小寬度

4.8μm

ndiff

到

nwell

的最小間距

0.6μm

pdiff

到

nwell

的最小間距

1.8μm

pmos

器件必須在

nwell

內(nèi)

(2)

有源區(qū)(active)：

有源區(qū)的最小寬度

1.2μm

有源區(qū)之間的最小間距

1.2μm

(3)

多晶硅(poly)：

多晶硅的最小寬度

0.6μm

多晶硅之間的最小寬度

0.6μm

多晶硅與有源區(qū)的最小間距

0.6μm

多晶硅柵在場區(qū)上的最小露頭

0.6μm

源、

漏與柵的最小間距

0.6μm

(4)

引線孔(contact)：

引線孔的最小寬度

0.6μm

引線孔之間的最小間距

0.9μm

多晶硅覆蓋引線孔的最小間距

0.3-μm

metal1

覆蓋引線孔的最小間距

0.3-μm

(5)

金屬

1(metal1)：

m