第四章組合邏輯電路4.1組合邏輯電路的分析4.2組合邏輯電路的設計

4.3常用中規(guī)模組合邏輯部件的原理和應用4.4組合邏輯電路中的競爭與冒險數(shù)字電路可分為組合邏輯電路和時序邏輯電路兩大類。本章討論組合邏輯電路，時序邏輯電路將在以后討論。組合邏輯電路即電路的輸出信號只是該時刻輸入信號的函數(shù)，與該時刻以前的輸入狀態(tài)無關(guān)。這種電路無記憶功能，無反饋回路，其方框圖如圖4-1所示。圖4-1組合邏輯方框圖組合邏輯電路有n個輸入端，m個輸出端，可用下列邏輯函數(shù)來描述輸出和輸入的關(guān)系：

Z1=f1(X1,X2，…，Xn-1,Xn)

Z2=f2(X1,X2，…，Xn-1,Xn)

Zm-1=fm-1(X1,X2，…，Xn-1,Xn)

Zm=fm(X1,X2，…，Xn-1,Xn)由于輸入只有0、1兩種狀態(tài)，因此n個輸入量有2n種輸入狀態(tài)的組合，若把每種輸入狀態(tài)組合下的輸出狀態(tài)列出來，就形成了描述組合邏輯電路的真值表。在實際工作中，我們會碰到兩種情況：邏輯電路分析和邏輯電路設計。

1.邏輯電路的分析邏輯電路的分析，就是對已知的邏輯電路，用邏輯函數(shù)來描述，并以此列出它的真值表，確定其功能。在進行產(chǎn)品仿制和維修數(shù)字設備時，分析過程顯然是十分重要的。同時，通過邏輯分析，還可發(fā)現(xiàn)原設計的不足之處，然后加以改進。

2.邏輯電路的設計邏輯電路設計又稱為邏輯電路綜合。其任務是，根據(jù)實際中提出的邏輯功能，設計出實現(xiàn)該邏輯功能的電路。

組合邏輯電路的分析過程如下：

(1)由給定的邏輯電路圖，寫出輸出端的邏輯表達式；

(2)列出真值表；

(3)從真值表概括出邏輯功能；

(4)對原電路進行改進設計，尋找最佳方案(這一步不一定都要進行)。4.1組合邏輯電路的分析

［例1］已知邏輯電路如圖4-2所示，分析其功能。圖4-2例1邏輯圖

解第一步：寫出邏輯表達式。由前級到后級寫出各個門的輸出函數(shù)(反過來寫也可以)。第二步：列出真值表。如表4-1所示。第三步：邏輯功能描述。第四步：檢驗該電路設計是否最簡，并改進。表4–1例1真值表ABCABACBCF00000101001110010111011100000011000001010001000100010111圖4-3例2邏輯圖解第一步：寫出函數(shù)表達式。

第二步：列真值表。真值表如表4-2所示。第三步：功能描述。由真值表可看出，這就是一個二變量的異或電路。第四步：改進設計。卡諾圖如圖4-4所示。由重新化簡看出，原電路設計不合理，應改進，用一個異或門即可。表4–2例2真值表

ABCABCABCABCBCF0000010100111001011101110000001000100000010000000100000001100110圖4-4例2化簡后重新設計的邏輯圖［例3］分析圖4-5所示電路。圖4-5例3圖解由圖可得(1)(2)

由式(1)和式(2)列出真值表如表4-3所示。由真值表可看出這是兩個一位二進制的加法電路。A為被加數(shù)，B為加數(shù)，Ci為低位向本位的進位位。S為三位相加的和數(shù)，Ci+1是本位向高位的進位位。該電路又稱為全加器。表4–3例3真值表

ABCiSCi+100000101001110010111011101101001000101114.2組合邏輯電路的設計電路設計的任務就是根據(jù)功能設計電路。一般按如下步驟進行：

(1)將文字描述的邏輯命題變換為真值表，這是十分重要的一步。作出真值表前要仔細分析解決邏輯問題的條件，作出輸入、輸出變量的邏輯規(guī)定，然后列出真值表。

(2)進行函數(shù)化簡，化簡形式應依據(jù)選擇什么門而定。

(3)根據(jù)化簡結(jié)果和選定的門電路，畫出邏輯電路。

例4

設計三變量表決器，其中A具有否決權(quán)。

解第一步：列出真值表。設A、B、C分別代表參加表決的邏輯變量，F(xiàn)為表決結(jié)果。對于變量我們作如下規(guī)定：A、B、C為1表示贊成，為0表示反對。F=1表示通過，F(xiàn)=0表示被否決。真值表如表4-4所示。第二步：函數(shù)化簡。我們選用與非門來實現(xiàn)。畫出卡諾圖，其化簡過程如圖4-6(a)所示，邏輯電路如圖4-6(b)所示。圖4-6例4化簡過程及邏輯圖表4–4例4真值表

ABCF00001111001100110101010100000111

例5

設計一個組合電路，將8421BCD碼變換為余3代碼。

解這是一個碼制變換問題。由于均是BCD碼，故輸入輸出均為四個端點，其框圖如圖4-7所示。按兩種碼的編碼關(guān)系，得真值表如表4-5所示。圖4-7碼制變換電路框圖

由于8421BCD碼不會出現(xiàn)1010~1111這六種狀態(tài)，故當輸入出現(xiàn)這六種狀態(tài)時，輸出視為無關(guān)項?；嗊^程如圖4-8所示。圖4-9是轉(zhuǎn)換電路的邏輯圖，化簡函數(shù)為：圖4-8例5化簡過程圖4-9例5邏輯圖

4.3常用中規(guī)模組合邏輯部件的原理和應用常用組合邏輯部件品種較多，主要有全加器、譯碼器、編碼器、多路選擇器、多路分配器、數(shù)據(jù)比較器和奇偶檢驗電路等。目前劃分大、中、小規(guī)模的標準大致如表4-6所示。4.3.1半加器與全加器1.半加器設計不考慮低位來的進位的加法，稱為半加。最低位的加法就是半加。完成半加功能的電路為半加器。半加器有兩個輸入端，分別為加數(shù)A和被加數(shù)B；輸出也是兩個，分別為和數(shù)S和向高位的進位位Ci+1。其方框圖如圖410所示，真值表如表4-7所示。從真值表可得函數(shù)表達式圖4-10半加器框圖表4–7半加器真值表

ABSCi+10001101100101001圖4-11半加器邏輯圖2.全加器設計除了最低位，其它位的加法需考慮低位向本位的進位?？紤]低位來的進位位的加法稱為全加。完成全加功能的電路稱為全加器，它具有三個輸入端和兩個輸出端。其方框圖和真值表分別如圖4-12、表4-8所示。圖4-12全加器框圖表4–8全加器真值表

Ai

Bi

Ci-1Si

Ci+10000010100111001001101110010100110010111函數(shù)變換過程如下：由Si、C

i+1式組成的邏輯電路如圖4-13所示。為獲得與或非表達式，我們先求出和，然后求反即得與或非表達式。其邏輯圖如圖4-14所示。圖4-13用異或門構(gòu)成全加器圖4-14用與或非門組成全加器3.多位二進制加法

1)串行進位。如圖4－15所示為四位串行進位加法器。每一位的進位送給下一位的進位輸入端(圖中CI為進位輸入端，CO為進位輸出端)。高位的加法運算，必須等到低位的加法運算完成之后才能正確進位。這種進位方式稱為串行進位。這種全加器邏輯電路比較簡單，但運算速度較慢，主要在一些中低速數(shù)字設備中采用。圖4-15四位串行進位加法器*2)超前進位。前面我們已經(jīng)得到全加器的表達式為令Gi=AiBi稱為進位產(chǎn)生函數(shù)，Pi=Ai

Bi稱為進位傳輸函數(shù)。將其代入Si,Ci表達式中得遞推公式這樣可得各位進位信號的邏輯表達式如下：據(jù)此概念構(gòu)成的集成四位加法器74LS283的邏輯圖和引腳圖如圖4－16所示。圖4-1674LS283邏輯圖與引腳圖(a)邏輯圖；(b)引腳圖圖4-16中S0~S3表達式可經(jīng)變換化簡而得，以S1為例，由于74LS283采用了超前進位，故10ns便可產(chǎn)生進位輸出信號CO(即C3)。但利用74LS283級聯(lián)擴展成八位或多于八位的二進制加法器時，片間仍然是串行進位，影響了運行速度。此時也可在片間采用超前進位，為此產(chǎn)生了集成超前進位產(chǎn)生器74LS182。在74LS283進行級聯(lián)擴展時，其各片的進位也是超前進位。這樣既擴充了位數(shù)，又保持了較高的運行速度，而且使電路又不太復雜。

74LS182邏輯圖及引腳圖如圖4-17所示。4-1774LS182邏輯圖及引腳圖(a)邏輯圖；(b)引腳圖4.全加器的應用

例6

試用全加器構(gòu)成二進制減法器。

解利用“加補”的概念，即可將減法用加法來實現(xiàn)，圖4-18即為全加器完成減法功能的電路。圖4-18全加器實現(xiàn)二進制減法電路

例7

試用全加器完成二進制的乘法功能。解以兩個二進制數(shù)相乘為例。乘法算式如下：

1）補碼的概念

在實際生活中利用“加補”實現(xiàn)減法的例子很多，如鐘表的時間調(diào)整，現(xiàn)在是三點，但鐘表已跑到六點，如何調(diào)到三點？可采用兩種方法：倒撥，即采用減法：6－3=3,如圖4-18(a)所示；也可以順撥，即采用加法：6+9=15，于是有

如圖4-18(b)所示，進位位（鐘表是十二進制）自然丟失，9就是（－3）的補碼。

補碼的定義：

正數(shù)：補碼=原碼

負數(shù)：進位制－|負數(shù)|

如四位二進制0111的補碼的求出過程如下：四位二進制是十六進制，故0111的補碼是

10000－0111=1001

2）符號數(shù)

數(shù)學上表示正數(shù)用“+”表示，負數(shù)用“-”表示，在數(shù)字系統(tǒng)中在數(shù)碼前加符號位，用“0”表示正數(shù)；用“1”表示負數(shù)。即

+7=+0111=00111－7=－0111=10111

帶符號位的數(shù)稱為符號數(shù)。

前述負數(shù)求補碼是用“進位制－|負數(shù)|”，仍然要用減法。這樣采用加補就無意義。但對于二進制而言，可以采用邏輯運算和加法完成求補。其方法是：符號位不變，數(shù)據(jù)位逐位取反再加1。

3）補碼運算

利用補碼運算過程如下：將參與運算的數(shù)求其補碼，符號位也參加運算，其結(jié)果也是補碼。如果結(jié)果是正數(shù)，運算結(jié)果可直接讀出；如果運算結(jié)果是負數(shù)，應將該負數(shù)再求其補碼，還原成原碼，才能讀出正確結(jié)果。如求：

4)溢出的判斷

在補碼運算中，由于符號位也參加運算，我們發(fā)現(xiàn)有時兩正數(shù)相加變成負數(shù)；或兩負數(shù)相加變成正數(shù)，如下列算式中的(b)和(d)。產(chǎn)生的原因是四位二進制數(shù)最大可表示15，而(b)、(d)兩結(jié)果均超出了四位二進制數(shù)可表示的范圍，我們稱之為溢出。仔細觀察上述四個運算的實例，不難發(fā)現(xiàn)如何判斷溢出。符號位和數(shù)據(jù)的最高位均不產(chǎn)生進位（如(a)）或均產(chǎn)生進位（如(c)），結(jié)果正確；而符號位無進位，數(shù)據(jù)的最高位產(chǎn)生進位（如(b)），或符號位產(chǎn)生進位，數(shù)據(jù)的最高位不產(chǎn)生進位（如(d)），結(jié)果錯誤，即產(chǎn)生溢出。故在實際電路對符號位的進位位和數(shù)據(jù)的最高位的進位位（Cj－1）進位異或即可，

5）全加器實現(xiàn)四位二進制的減法電路如減數(shù)B3B2B1B0，被減數(shù)A3A2A1A0，另增加一個一位二進制加法器，進位符號位A4B4的運算，如圖4-19所示。圖4-19利用全加器實現(xiàn)二進制減法［例7］試用全加器完成二進制的乘法功能。

解以兩個二進制數(shù)相乘為例。乘法算式如下：

C1為A1B0+A0B1的進位位，C2為A1B1+C1的進位位，按上述P0、P1、P2、P3的關(guān)系可構(gòu)成圖4-20。圖4-20利用全加器實現(xiàn)二進制的乘法［例8］試用四位全加器構(gòu)成一位8421BCD碼的加法電路。

解兩個8421BCD碼相加，其和仍應為8421BCD碼，如不是8421BCD碼則結(jié)果錯誤。如(10001)不是8421BCD碼，結(jié)果錯誤。

產(chǎn)生錯誤的原因是8421BCD碼為十進制，逢十進一，而四位二進制是逢十六進一，二者進位關(guān)系不同，當和數(shù)大于9時，8421BCD應產(chǎn)生進位，而十六進制還不可能產(chǎn)生進位。為此，應對結(jié)果進行修正。當運算結(jié)果小于等于9時，不需修正或加“0”，但當結(jié)果大于9時，應修正讓其產(chǎn)生一個進位，加0110即可。如上述后兩種情況：故修正電路應含一個判9電路，當和數(shù)大于9時對結(jié)果加0110，小于等于9時加0000。

大于9的數(shù)是最小項的m10、m11、m12、m13、m14、

m15，其關(guān)系如圖4-21所示。圖4-21大于9的化簡除了上述大于9時的情況外，如相加結(jié)果產(chǎn)生了進位位，其結(jié)果必定大于9，所以大于9的條件為

由此得到具有修正電路的8421BCD碼加法電路，如圖4-22所示。圖4-22一位8421BCD碼加法器電路圖

例9

試采用四位全加器完成8421BCD碼到余3代碼的轉(zhuǎn)換。

解由于8421BCD碼加0011即為余3代碼，所以其轉(zhuǎn)換電路就是一個加法電路，如圖4-23所示。圖4-23用全加器構(gòu)成8421BCD碼到余3代碼的轉(zhuǎn)換電路［例10］利用集成全加器74CS83組成一個可控電路。當C=0時，將輸入兩位8421BCD碼轉(zhuǎn)換為一位余3BCD碼輸出；當C=1時，將一位輸入余3BCD碼轉(zhuǎn)換為一位8421BCD碼輸出。

解凡是可以歸結(jié)為加某一個數(shù)或減某一個數(shù)均可用全加器完成。

C=08421BCD碼→余3BCD碼余3BCD碼與8421BCD碼關(guān)系如下：

余3BCD碼=8421BCD碼+0011

C=1余3BCD碼→8421BCD碼

8421BCD碼與余3BCD碼關(guān)系如下：

8421BCD碼=余3BCD碼-0011碼=余3BCD碼+（－0011）的補碼求－0011的補碼，通過逐位取反加1，求得1101。逐位取反，可將0011加至四個反相器，加1可通過全加器輸入進位C0實現(xiàn)。

但C=0要求0為00011；C=1時，要求對0011逐位取反，這可通過異或電路實現(xiàn)

這樣，轉(zhuǎn)換電路如圖4-24所示。圖4-248421BCD碼和余3BCD碼互相轉(zhuǎn)換電路

例11

用全加器實現(xiàn)BCD/B的變換。解現(xiàn)以兩位8421BCD碼轉(zhuǎn)換為二進制碼為例，設十位數(shù)的8421BCD碼為B80,B40,B20,B10，個位數(shù)的BCD碼為B8,B4,B2,B1，則兩位十進制數(shù)的8421BCD碼為式中B為二進制的數(shù)符(0，1)；下標為權(quán)值。將上式按權(quán)展開，則為找出與二進制數(shù)的關(guān)系將上式整理得

考慮低位相加時會向高位產(chǎn)生進位位，2#+n前的系數(shù)有如下關(guān)系：其中：D0=B1

D1=B10+B2 產(chǎn)生進位位C1D2=B20+B4+C1 產(chǎn)生進位位C2D3=B40+B10+B8+C2 產(chǎn)生進位位產(chǎn)生進位位產(chǎn)生進位位根據(jù)上述關(guān)系，可以畫出邏輯電路圖，如圖4-25所示。圖4-25用兩個四位全加器組成兩位BCD碼轉(zhuǎn)換為二進制代碼的電路圖4.3.2編碼器與譯碼器

一位二進制數(shù)可表示“0”和“1”兩種狀態(tài)，n位二進制數(shù)則有2n種狀態(tài)。2n種狀態(tài)能表示2n個數(shù)據(jù)和信息。編碼就是對2n種狀態(tài)進行人為的數(shù)值指定，給每一種狀態(tài)指定一個具體的數(shù)值。對于二進制來說，最常用的是自然二進制編碼，因為它有一定的規(guī)律性，便于記憶，同時也有利于電路的連接。

例12

把0，1，2，…，7這八個數(shù)編成二進制代碼，其框圖如圖4-26所示。圖4–2６三位二進制編碼方框圖

解顯然這就是三位二進制編碼器。首先，確定編碼矩陣和編碼表，分別如圖4-27和表4-9所示。圖4–27三位二進制代碼編碼矩陣表4–9三位二進制編碼表自然數(shù)N二進制代碼ABC01234567000001010011100101110111然后,由編碼表列出二進制代碼每一位的邏輯表達式,如下所示：

A=4+5+6+7B=2+3+6+7C=1+3+5+7按此表達式可畫出用或門組成的編碼電路，如圖4-28所示。圖4-28三位二進制編碼器例13

將十進制數(shù)0，1，2，…，9編為8421BCD碼。解10個數(shù)要求用四位二進制數(shù)表示。圖4-298421BCD編碼矩陣自然數(shù)N二進制代碼ABCD01234567890000000100100011010001010110011110001001表4-108421BCD編碼表

各輸出端函數(shù)表示式：圖4-308421BCD碼編碼器如S在位置6，即接地，則其它均屬高電位，故ABCD=0110。實際中還廣泛使用優(yōu)先編碼電路，可用于優(yōu)先中斷系統(tǒng)、鍵盤編碼等。圖4-31(a)、(b)、(c)依次是集成8-3優(yōu)先編碼電路(74LS148)、管腳排列圖及邏輯符號。圖4-318-3優(yōu)先編碼器由圖4-31可寫出該電路的輸出函數(shù)的邏輯表達式：如S在位置6，即接地，則其它均屬高電位，故ABCD=0110。表4–11優(yōu)先編碼器的功能表

圖4-32為兩片8-3優(yōu)先編碼器擴展成16-4優(yōu)先編碼器的連接圖，高位片的使能輸出端EO接至低位片使能輸入端EI。當高位片輸入端(8~15)無信號輸入時，它的使能輸出端EO=0，使低位片處于工作狀態(tài)，輸出二進制代碼取決于低位片輸入端(0~7)。圖4-32兩片8-3優(yōu)先編碼器擴展為16-4優(yōu)先編碼器的連接圖高位片有輸入時，其使能輸出端EO=1，使低位片

禁止，則輸出取決于高位片輸出端A0~A2，高、低位片中的片優(yōu)先編碼輸出為高位片的CS優(yōu)先輸出，所以以高位片中CS的輸出為A3的輸出。例如，13有輸入信號，則高位輸出端EO=1，CS=0,A0=0,A1=1,A2=0。由于EO=1，使低位片EI=1，則低位片輸出端A0=A1=A2=CS=1，所以總的輸出端為A0=0,A1=1,A2=0,A3=0,CS=0。2.譯碼器及其應用1)二進制譯碼器——變量譯碼器。二進制譯碼器是最簡單的一種譯碼器，我們以三位二進制譯碼電路為例。三位二進制的譯碼矩陣和譯碼表分別如圖4-31和表4-12所示。圖4–33三位二進制譯碼矩陣表4–12譯碼表ABC000001010011100101110111自然數(shù)N01234567

由于每個方格都由一個數(shù)據(jù)占有，沒有多余狀態(tài)，所以將每個方格自行圈起來即可。此時每個譯碼函數(shù)都由一個最小項組成。即按此可得邏輯電路如圖4-34所示。圖4-34三位二進制碼譯碼器

2)十進制譯碼器

我們?nèi)砸?421BCD碼為例。由于它需要四位二進制碼，且有16種狀態(tài)，故有六個多余狀態(tài)可以利用，化簡時作為無關(guān)項考慮。

8421BCD碼的譯碼矩陣如圖4-35所示。圖4-358421BCD碼譯碼矩陣

由此圖可得如下譯碼關(guān)系：其譯碼電路如圖4-36所示。圖4-368421BCD碼譯碼器3)集成譯碼器。集成譯碼器與前面講述的譯碼器工作原理一樣，但考慮集成電路的特點，有以下幾個問題。

(1)為了減輕信號的負載，故集成電路輸入一般都采用緩沖級，這樣外界信號只驅(qū)動一個門。

(2)為了降低功率損耗，譯碼器的輸出端常常是反碼輸出，即輸出低電位有效。

(3)為了便于擴大功能，增加了一些功能端，如使能端等。圖4-37集成3-8譯碼器(74LS138)(a)電路圖;(b)邏輯符號表4–13功能表圖4-37所示電路除了三個二進制碼輸入端、八個與其值相應的輸出端外，還設置了兩組使能端，這樣既充分利用了封裝體的引腳，又增強了邏輯功能。只有當E1=1,E2=E3=0時，該集成電路塊才工作，輸出取決于輸入的二進制碼。

圖4-38所示是將3-8譯碼器擴展為4-16譯碼器的連接圖。通過此圖可看出使能端在擴大功能上的用途。圖4-383-8譯碼器擴大為4-16譯碼器

當D=1時，(Ⅰ)片禁止，(Ⅱ)片工作，輸出由(Ⅱ)片決定，其關(guān)系如下：(4)數(shù)字顯示譯碼驅(qū)動電路。數(shù)字顯示譯碼器是不同于上述譯碼器的另一種譯碼。它是用來驅(qū)動數(shù)碼管的MSI。數(shù)碼管根據(jù)發(fā)光段數(shù)分為七段數(shù)碼管和八段數(shù)碼管，發(fā)光段可以用熒光材料(稱為熒光數(shù)碼管)或是發(fā)光二極管(稱為LED數(shù)碼管)，或是液晶(稱為LCD數(shù)碼管)。通過它，可以將BCD碼變成十進制數(shù)字，并在數(shù)碼管上顯示出來。在數(shù)字式儀表、數(shù)控設備和微型計算機中是不可缺少的人機聯(lián)系手段。七段數(shù)碼管所顯示的數(shù)字如圖4-39所示。為了鑒別輸入情況，當輸入碼大于9時，仍使數(shù)碼管顯示一定圖形。圖4-39七段數(shù)碼管

(1)半導體發(fā)光二極管。發(fā)光二極管是一種特殊的二極管，當外加正向電壓時，其中的電子可以直接與空穴復合，放出光線，即將電能轉(zhuǎn)換為光能，放出清晰悅目的光線。它可以封裝成單個的發(fā)光二極管，也可以封裝成LED數(shù)碼管，如圖4-40所示。發(fā)光二極管的發(fā)光強度基本上與正向電流大小呈線性關(guān)系。圖4-40LED數(shù)碼管圖4-41(a)是伏安特性，(b)是驅(qū)動電路。由圖(a)可

知，它的死區(qū)電壓比普通二極管高，其正向工作電壓一般為1.5~3V。達到光可見度的電流需幾毫安到十幾毫安。圖4-41發(fā)光二極管的伏安特性和驅(qū)動電路

(a)伏安特性；(b)集成與非門驅(qū)動電路

LED數(shù)碼管的每一段為一個發(fā)光二極管，所以只要加上適當?shù)恼螂妷?，該段即可發(fā)光。LED數(shù)碼管內(nèi)部接法有兩種，即共陽極接法和共陰極接法，如圖4-42所示。要使其對應段發(fā)光，共陽極接法應使相應極為低電平，共陰極接法應使相應極為高電平。圖4-42LED的兩種接法(a)共陽極；(b)共陰極(2)液晶顯示器件。

液晶顯示器件是一種新型的平板薄型顯示器件。由于它所需驅(qū)動電壓低，工作電流非常小，配合CMOS電路可以組成微功耗系統(tǒng)，故廣泛地用于電子鐘表、電子計算器以及儀器儀表中。

(3)顯示譯碼器。顯示譯碼器。顯示譯碼器的設計首先要考慮到顯示的字形。我們用驅(qū)動七段發(fā)光二極管的例子說明設計顯示譯碼器的過程。圖4-43是其輸入輸出示意圖。它具有四個輸入端(一般是8421BCD碼)，七個輸出端。設計這樣的譯碼器時，對于每個輸出變量，均應作出其真值表，再用卡諾圖進行化簡。

圖4–43七段顯示譯碼器框圖七段顯示譯碼器的真值表如表4－14所示，此表是采用共陽極數(shù)碼管，對應極為低電平時亮，高電平時滅。

根據(jù)真值表我們可以得到各段的最簡表達式，以a段為例，如圖4-44所示進行化簡。

圖4–44a段的化簡表4–14真值表同理可得集成時為了擴大功能，增加熄滅輸入信號BI、燈測試信號LT、滅“0”輸入RBI和滅“0”輸出RBO。其功能介紹如下：

BI：當BI=0時，不管其它輸入端狀態(tài)如何，七段數(shù)碼管均處于熄滅狀態(tài)，不顯示數(shù)字。

LT：當BI=1，LT=0時，不管輸入DCBA狀態(tài)如何，七段均發(fā)亮，顯示“8”。它主要用來檢測數(shù)碼管是否損壞。RBI:當BI=LT=1，RBI=0時，輸入DCBA為0000，各段均熄滅，不顯示“0”。而DCBA為其它各種組合時，正常顯示。它主要用來熄滅無效的前零和后零。如0093.2300，顯然前兩個零和后兩個零均無效，則可使用RBI使之熄滅，顯示93.23。

RBO：當本位的“0”熄滅時，RBO=0，在多位顯示系統(tǒng)中，它與下一位的RBI相連，通知下位如果是零也可熄滅。圖4-45集成數(shù)字顯示譯碼器74LS48(5)譯碼器的應用。譯碼器除了用來驅(qū)動各種顯示器件外，還可實現(xiàn)存貯系統(tǒng)和其它數(shù)字系統(tǒng)的地址譯碼、組成脈沖分配器、程序計數(shù)器、代碼轉(zhuǎn)換和邏輯函數(shù)發(fā)生器等。由變量譯碼器可知，它的輸出端就表示一項最小項，而邏輯函數(shù)可以用最小項表示，利用這個特點，可以實現(xiàn)組合邏輯電路的設計，而不需要經(jīng)過化簡過程。例14

用譯碼器設計兩個一位二進制數(shù)的全加器。解由表4-8(全加器真值表)可得圖4-46用3-8譯碼器組成全加器

例15

用4-10譯碼器(8421BCD碼譯碼器)實現(xiàn)單“1”檢測電路。解單“1”檢測的函數(shù)式為其電路圖如圖4-47所示。圖4-47單“1”檢測電路［例16］74LS138組成電路如圖4-48所示。

（1）寫出輸出F1、F2的表達式；

（2）填出F1、F2的卡諾圖。圖4-48例16圖解注意該題是四變量問題，第四個變量體現(xiàn)在使能端E2、E3上。

D=0，該譯碼器工作。

D=1，該譯碼器被禁止，不工作，每個輸出均為1，故F1=0；F2=1。

其卡諾圖如圖4-49(a)、(b)所示。圖4-49例16卡諾圖(a)F1;(b)F2譯碼器可作為數(shù)據(jù)分配器。數(shù)據(jù)分配器又稱多路分配器或多路解調(diào)器，其功能相當于單刀多位開關(guān)，其示意圖如圖4-50所示。在集成電路中，數(shù)據(jù)分配器實際由譯碼器實現(xiàn)。用74LS138可組成輸入信號I分配至八路輸出，其連接圖如圖4-51所示，將數(shù)據(jù)I接至E2和E3上，E1接高電平。圖4–50數(shù)據(jù)分配器方框圖和開關(guān)比擬圖圖4–51用74LS138組成八路分配器譯碼器在數(shù)字系統(tǒng)中常為其它集成電路產(chǎn)生片選信號。如在存儲器系統(tǒng)中作地址譯碼，功能擴展時作為選擇信號；計算機CPU采用總線結(jié)構(gòu)，全部外設均掛在總線上，而CPU同一時刻只能和一個外部設備交換信息，此時就通過譯碼器的輸出作為相應外設的片選信號，電路如圖4-52所示。當A1A0=00時，選中(Ⅰ)設備，其余外部設備均不工作。圖4–52譯碼器作為其它芯片的片選信號4.3.3數(shù)據(jù)選擇器與多路分配器

數(shù)據(jù)選擇器能按要求從多路輸入數(shù)據(jù)中選擇一路輸出，其功能類似于單刀多位開關(guān)，故又稱為多路開關(guān)。其邏輯圖如圖4-53所示。多路分配器能將一條輸入通道上的數(shù)據(jù)按規(guī)定分送到多個輸出端上，它也可用單刀多位開關(guān)表示，其邏輯圖如圖4-50所示。圖4-53數(shù)據(jù)選擇器框圖及開關(guān)比擬圖(a)數(shù)據(jù)選擇器邏輯符號；(b)單刀多路開關(guān)比擬數(shù)據(jù)選擇器

1.數(shù)據(jù)選擇器

圖4-54(a)所示是四選一數(shù)據(jù)選擇器，其D0~D3是數(shù)據(jù)輸入端；A1、A0是數(shù)據(jù)通道選擇控制信號，即地址變量；E是使能端，它能控制數(shù)據(jù)選通是否有效。當E=0時，允許數(shù)據(jù)選通。當E=1時，F(xiàn)=0,F=1，輸出與輸入數(shù)據(jù)無關(guān),即禁止數(shù)據(jù)輸入，故又稱E端為禁止端。邏輯符號中E端的小圓圈，表明E是低電平有效。圖4-54(b)所示是邏輯電路圖，它可看成是如圖4-54(c)所示的單刀四擲的波段開關(guān)。圖4-54四選一MUX由圖4-54(b)可寫出四選一數(shù)據(jù)選擇的輸出邏輯表達式：表4–15功能表地址選通數(shù)據(jù)輸出A1

A0EDF××0001101110000×D0~D3D0~D3D0~D3D0~D30D0D1D2D3由此公式作出的功能表如表4-15所示。集成數(shù)據(jù)選擇器有如下幾種：(1)二位四選一數(shù)據(jù)選擇器74LS153；(2)四位二選一數(shù)據(jù)選擇器74LS150；(3)八選一數(shù)據(jù)選擇器74LS151；(4)十六選一數(shù)據(jù)選擇器74LS150。例17將四選一數(shù)據(jù)選擇器擴為八選一數(shù)據(jù)選擇器。

解用二片四選一和一個反相器、一個或門即可。如圖4-51所示，第三個地址端A2直接接到Ⅰ的使能端，通過反相器接到Ⅱ的使能端。當A2=0時，Ⅰ選中，Ⅱ禁止。F輸出F1，即從D0~D3中選一路輸出；當A2=1時，Ⅰ禁止，Ⅱ選中。F輸出F2,即從D4~D7

中選一路輸出。這一過程可由下表列出：圖4-55四選一擴展為八選一

例18

將四選一數(shù)據(jù)選擇器擴大為十六選一數(shù)據(jù)選擇器。解由于十六選一有十六個數(shù)據(jù)輸入端，因此至少應該有四片四選一數(shù)據(jù)選擇器，利用使能端作為片選端。片選信號由譯碼器輸出端供給。十六選一應該有四個地址端，高兩位作為譯碼器的變量輸入，低兩位作為四選一數(shù)據(jù)選擇器的地址端。電路連接如圖4-56所示。當A3A2為00時，選中Ⅰ片，輸出F為D0~D3;當A3A2為01時，選中Ⅱ片，輸出F為D4~D7;當A3A2為10時，選中Ⅲ片，輸出F為D8~D11；當A3A2為11時，選中Ⅳ片，輸出F為D12~D15。圖4-56四選一擴大為十六選一

(2)不用使能端進行擴展。不用使能端進行擴展。圖4－57(a)、(b)分別是四選一擴為八選一和四選一擴為十六選一的方法。其工作過程由讀者自行分析。這里要說明的是：高地址變量接到輸出數(shù)據(jù)選擇器的地址端；低地址變量接到輸入數(shù)據(jù)選擇器的地址端。圖4-57不用使能端且采用二級級聯(lián)擴展數(shù)據(jù)選擇器(a)四選一擴為八選一；(b)四選一擴為十六選一2.數(shù)據(jù)選擇器的應用(1)代數(shù)法。由上述四選一數(shù)據(jù)選擇器的輸出公式(mi為A1,A0組成的最小項)

例19

用四選一數(shù)據(jù)選擇器實現(xiàn)二變量異或表示式。

解二變量異或表示式為F000110110110D0D1D2D3表4–16真值表

圖4–58例17圖

例20

用數(shù)據(jù)選擇器實現(xiàn)三變量多數(shù)表決器。三變量多數(shù)表決器真值表及八選一數(shù)據(jù)選擇器功能如表4-17所示。則A2A1A0FDi00000101001110010111011100010111D0D1D2D3D4D5D6D7表4–17真值表

與四選一方程對比由公式確定Di如下：為使F′=F則令圖4–59例18電路連接圖

2)卡諾圖法此法比較直觀且簡便，其方法是：首先選定地址變量；然后在卡諾圖上確定地址變量控制范圍，即輸入數(shù)據(jù)區(qū)；最后由數(shù)據(jù)區(qū)確定每一數(shù)據(jù)輸入端的連接。

例21

用卡諾圖完成例18。

解由真值表得卡諾圖如圖4-56所示，選定A2A1為地址變量。在控制范圍內(nèi)求得Di數(shù)：D0=0,D1=A0,D2=A0,D3=1。結(jié)果與代數(shù)法所得結(jié)果相同。圖4–60卡諾圖確定例18Di端

例22

用四選一數(shù)據(jù)選擇器實現(xiàn)如下邏輯函數(shù)：

F(ABCD)=∑(0，1,5,6,7,9,10,14,15)

解選地址A1A0變量為AB，則變量CD將反映在數(shù)據(jù)輸入端。如圖4-61所示。圖4-61用卡諾圖設計例22

例23

運用數(shù)據(jù)選擇器產(chǎn)生01101001序列。解利用一片八選一數(shù)據(jù)選擇器，只需D0=D3=D5=D6=0，D1=D2=D4=D7=1即可產(chǎn)生01101001序列，如圖4-62所示。圖4-62由數(shù)據(jù)選擇器產(chǎn)生序列信號(a)邏輯圖;(b)波形圖

例24

利用數(shù)據(jù)選擇器實現(xiàn)分時傳輸。要求用數(shù)據(jù)選擇器分時傳送四位8421BCD碼，并譯碼顯示。

解一般講，一個數(shù)碼管需要一個七段譯碼顯示器。我們利用數(shù)據(jù)選擇器組成動態(tài)顯示，這樣若干個數(shù)據(jù)管可共用一片七段譯碼顯示器。用四片四選一，四位8421BCD如下連接：個位全送至數(shù)據(jù)選擇器的D0位，十位送D1,百位送D2,千位送D3。當?shù)刂反a為00時，數(shù)據(jù)選擇器傳送的是8421BCD的個位。當?shù)刂反a為01、10、11時分別傳送十位、百位、千位。經(jīng)譯碼后就分別得到個位、十位、百位、千位的七段碼。哪一個數(shù)碼管亮，受地址碼經(jīng)2-4譯碼器的輸出控制。當A1A0=00時，Y0=0，則個位數(shù)碼管亮。其它依次類推為十位、百位、千位數(shù)碼管亮。邏輯圖如圖4-63所示。圖4-63用數(shù)據(jù)選擇器分時傳輸組成動態(tài)譯碼

如當A1A0=00時，DCBA=1001，譯碼器Y0=0，則個位顯示9。同理，當A1A0=01時，DCBA=0111,Y1=0,十位顯示7。A1A0=10時，DCBA=0000,Y2=0，百位顯示0。A1A0=11時，DCBA=0011,Y3=0，千位顯示3。只要地址變量變化周期大于25次/s，人的眼睛就無明顯閃爍感。

3.多路分配器

將一路輸入分配至多路輸出，一般由譯碼器完成。4.3.4數(shù)字比較器1.一位數(shù)字比較器將兩個一位數(shù)A和B進行大小比較，一般有三種可能：A>B,A<B和A=B。因此比較器應有兩個輸入端：A和B；三個輸出端：FA>B,FA<B和FA=B。假設與比較結(jié)果相符的輸出為1，不符的為0，則可列出其真值表如表4-18所示。由真值表得出各輸出邏輯表達式為圖4-64一位數(shù)字比較器邏輯圖輸入輸出ABF

A>BFA<BF

A=B0001011001001001001表4–18一位比較器真值表

2.集成數(shù)字比較器

國產(chǎn)集成比較器中，功能較強的是四位數(shù)字比較器，例如74LS85等。74LS85的外部引腳排列如圖4-65所示，它的邏輯圖如圖4-66所示，它的功能表如表4-19所示。圖4–65四位比較器74LS85引腳圖圖4–66四位比較器74LS85邏輯圖(1)若A3>B3，則可以肯定A>B，這時輸出FA>B=1;若A3<B3，則可以肯定A<B,這時輸出FA<B=1。

(2)當A3=B3時，再去比較次高位A2,B2。若A2>B2,則FA>B=1；若A2<B2，則FA<B=1。

(3)只有當A2=B2時，再繼續(xù)比較A1,B1。

……依次類推，直到所有的高位都相等時，才比較最低位。這種從高位開始比較的方法要比從低位開始比較的方法速度快。應用“級聯(lián)輸入”端能擴展邏輯功能。

由功能表(表4-19)的最后三行可看出,當A3A2A1A0=B3B2B1B0時，比較的結(jié)果決定于“級聯(lián)輸入”端，這說明：

(1)當應用一塊芯片來比較四位二進制數(shù)時，應使級聯(lián)輸入端的“A=B”端接1，“A>B”端與“A<B”端都接0，這樣就能完整地比較出三種可能的結(jié)果。

(2)若要擴展比較位數(shù)時，可應用級聯(lián)輸入端作片間連接。3.集成比較器功能的擴展

1)串聯(lián)方式擴展例如，將兩片四位比較器擴展為八位比較器。可以將兩片芯片串聯(lián)連接，即將低位芯片的輸出端FA>B,FA<B和FA=B分別去接高位芯片級聯(lián)輸入端的A>B,A<B和A=B，如圖4-67所示。這樣，當高四位都相等時，就可由低四位來決定兩數(shù)的大小。圖4–67四位比較器擴展為八位比較器

2)并聯(lián)方式擴展

當比較的位數(shù)較多，且速度要求較快時，可以采用并聯(lián)方式擴展。例如，用五片四位比較器擴展為十六位比較器，可按圖4-68的方式連接。圖中，將待比較的十六位二進制數(shù)分成四組，各組的四位比較是并行進行的，再將每組的比較結(jié)果輸入到第五片四位比較器去進行比較，最后得出比較結(jié)果。這種方式從數(shù)據(jù)輸入到輸出只需要兩倍的四位比較器的延遲時間，而如果采用串