SoC設計方法與實現(xiàn)綜合策略與靜態(tài)時序分析方法（二）第八章SoC設計方法與實現(xiàn)靜態(tài)時序分析邏輯綜合綜合實例靜態(tài)時序分析內(nèi)容大綱靜態(tài)時序分析——基本概念傳統(tǒng)的電路設計分析方法是僅僅采用動態(tài)仿真的方法來驗證設計的正確性。隨著集成電路的發(fā)展，這一驗證方法就成為了大規(guī)模復雜的設計驗證時的瓶頸。相對于動態(tài)仿真方法，靜態(tài)時序分析方法要快很多，而且它能夠驗證所有的門級電路設計的時序關系。靜態(tài)時序分析最大的特點是不需要加入輸入測試向量，每一個時序路徑都自動被檢測到時序路徑（TimingPath）路徑1：從設計電路的原始輸入端口A到觸發(fā)器的數(shù)據(jù)端口D。靜態(tài)時序分析中用到的基本概念路徑3：從觸發(fā)器的CLK端到設計電路的原始輸出端口Z。路徑4：從設計電路的原始輸入端口A到設計電路的原始輸出端口Z。路徑2：從觸發(fā)器的CLK端到觸發(fā)器的數(shù)據(jù)輸入端口D。觸發(fā)器的建立時間（SetupTime）：時鐘信號變化之前數(shù)據(jù)保持不變的時間靜態(tài)時序分析中用到的基本概念觸發(fā)器的保持時間（HoldTime）：時鐘信號變化之后數(shù)據(jù)保持不變的時間時間裕量（Slack）Slack是指信號在時序路徑上要求的時間和實際花費的時間之差。靜態(tài)時序分析中用到的基本概念時鐘偏斜（ClockSkew）時鐘偏斜是指從時鐘定義點到不同觸發(fā)器時鐘引腳的延時差。靜態(tài)時序分析中用到的基本概念靜態(tài)時序分析實例——用PrimeTime進行時序分析Primetime，縮寫為PT，是一個獨立的STA工具。它不僅能夠在設計電路所要求的約束條件下檢查時序，還能對設計電路進行全面的靜態(tài)時序分析。STA的步驟：（1）電路被分解成一系列的時序路徑(timingpath)；（2）計算每條路徑的時延(delay)；（3）檢查每一條時序路徑的時延是否滿足約束條件。實例步驟1——讀取設計電路數(shù)據(jù)read_db-netlist_only<designname>.db #dbformat首先把電路的設計代碼文件讀入PT中，以便PT進行分析。值得注意的是，PT做靜態(tài)時序分析的時候只能讀映射過的文件。read_verilog<designname>.sv #verilogformatread_vhdl<designname>.svhd #vhdlformatread_edif<designname>.edf #EDIFformat實例步驟2——創(chuàng)建設計電路的約束條件create_clock-period40-waveform{020}CLK對設計電路設置約束條件，這樣才能得到接近實際情況的分析結果。通常需要設置相關的時鐘信號和輸入/輸出延時set_clock_latency-source0.2CLKset_clock_uncertainty-setup0.5-hold0.5CLKset_dont_touch_networkCLKset_ideal_networkCLK實例步驟3——指定環(huán)境分析條件set_wire_load_mode<top|enclosed|segmented>除了一些語法上輕微的差別，PT的環(huán)境的設置命令與DC一致。下面是常用的設置環(huán)境的命令：set_operating_conditions<operatingconditionsname>set_load50［all_outputs］set_input_delay10.0-clock<clockname>［all_inputs］set_output_delay10.0-clock<clockname>［all_outputs］set_wire_load_model-name<wire-loadmodelname>實例步驟4——進行靜態(tài)時序分析report_timing-delaymin-froma-toz2report_timing：顯示時序路徑信息。report_constraint-all_violatorsreport_timing-delaymax-froma-toz2report_constraint：顯示設計電路的相關約束信息。上述第一條命令用于建立時間沖突的檢查，第二條命令用于保持時間沖突的檢查。檢查時序沖突和修正沖突由于靜態(tài)時序工具把整個設計電路打散成時序路徑，分析不同路徑的時序信息，得到建立時間和保持時間的計算結果。而靜態(tài)時序分析的精髓就在于判斷和分析這兩個參數(shù)的結果。消除建立、保持時間的沖突方法消除建立時間的沖突方法如下：如果工具不能實現(xiàn)的話，可以在產(chǎn)生沖突的時序路徑上通過ECO添加緩沖器邏輯，使得數(shù)據(jù)到達的時間符合保持時間的檢查，以此消除沖突。消除保持時間的沖突方法如下：加強約束條件重新綜合設計電路或對產(chǎn)生沖突的時序路徑進行進一步的優(yōu)化；通過做ECO（EngineeringChangeOrder）來消除沖突；如果以上方法都不能產(chǎn)生效果，那可能只好通過修改RTL代碼來實現(xiàn)。絕大多數(shù)的布局布線工具都具有自動消除保持時間沖突的功能，可以通過這些工具來實現(xiàn)；傳統(tǒng)的時序分析的局限制程變異的來源有很多，主要包括每批晶圓的差異、晶圓與晶圓間的差異、裸片間的差異，以及裸片上的差異等。將電路置于最好條件（BestCase）、最壞條件（WorstCase）等多種情況下進行分析，但對于制程變異卻無能為力。因為在最壞條件分析時，靜態(tài)時序分析總是假定一個晶圓上的電路同時都處于最壞情況下，而實際上，同一個晶圓上的電路不可能同時（這可由分析版圖或者工藝得來）。在一個芯片上不同位置上畫了兩個完全一樣的MOS管，制造出來后，兩只MOS管的性能很難保證完全一樣。當工藝在90nm以下時，誤差會高達20％～30％。傳統(tǒng)式的靜態(tài)時序分析是將芯片上所有器件按同一個工藝及工作條件下的時間路徑上的延時加起來，因而傳統(tǒng)式的靜態(tài)時序分析對于延遲的估計過于悲觀。統(tǒng)計靜態(tài)時序分析(SSTA)

靜態(tài)時序分析很久以來都被看作是百萬門級芯片時序分析的基本方法及設計完成的檢驗。然而，隨著深亞微米技術進一步下降到90nm及其以下的線寬，設計者在進行靜態(tài)時序分析時面臨著太多的不確定性。用統(tǒng)計表態(tài)時序分析（SSTA，StatisticalStaticTimingAnalysis）的方法有可能估計出許多不確定的現(xiàn)象，幫助設計者精調設計，減少不必要的過度設計，使得設計更可靠，進而提高良率。

在靜態(tài)時序分析中，信號的到達時間和門延遲都是確定的數(shù)值。在統(tǒng)計靜態(tài)時序分析中，當工藝參數(shù)的偏差用隨機變量建模后，作為工藝參數(shù)函數(shù)的門延遲、互連線延遲和門輸入端信號的到達時間也需要用帶有概率分布的隨機變量來描述。統(tǒng)計靜態(tài)時序分析