某磁編碼器系統(tǒng)的硬件和軟件設(shè)計(jì)案例目錄TOC\o"1-3"\h\u163351硬件設(shè)計(jì) 1196531.1硬件整體框架 114401.2TMR傳感器電路設(shè)計(jì) 2245881.3濾波電路設(shè)計(jì) 354391.1.3數(shù)模轉(zhuǎn)換器選型 3281481.4主控模塊FPGA 5270972軟件設(shè)計(jì) 8223532.1總體方案 8209652.2軟件開發(fā)環(huán)境 997022.3CORDIC實(shí)現(xiàn)arctan函數(shù) 10308722.4數(shù)據(jù)濾波 1316792.5輸出接口設(shè)計(jì) 131硬件設(shè)計(jì)1.1硬件整體框架圖3-1硬件整體框架圖硬件部分主要構(gòu)成根據(jù)信號(hào)流向可以分為：TMR傳感器電路設(shè)計(jì)、濾波電路設(shè)計(jì)、數(shù)模轉(zhuǎn)換器ADC、主控模塊。TMR傳感器輸出兩對(duì)思路差分信號(hào)X+、X-、Y+、Y-，差分信號(hào)波形為正余弦波，頻率單位為赫茲到千赫茲級(jí)別，因此選擇無源低通濾波器進(jìn)行硬件濾波，濾波后的信號(hào)選擇用數(shù)模轉(zhuǎn)換器AD9226采集其中兩路正相信號(hào)后通過并行接口輸入主控模塊FPGA。1.2TMR傳感器電路設(shè)計(jì)TMR芯片選用MDT公司的TMR3004芯片，在TMR3004芯片上方放置一塊磁鐵以提供平行于芯片表面方向的工作磁場，芯片的雙軸輸出與磁場角度成正弦和余弦關(guān)系的電壓信號(hào)。TMR3004采用兩個(gè)獨(dú)特的推挽式惠斯通電橋結(jié)構(gòu)設(shè)計(jì)，每個(gè)惠斯通電橋包含四個(gè)高靈敏度TMR傳感元件，使得其輸出信號(hào)的最佳峰峰值可達(dá)工作電壓的90%，從而省去了許多應(yīng)用中所需要的外部信號(hào)放大處理電路，同時(shí)當(dāng)場在1KOe范圍內(nèi)變化時(shí)，保持了低的誤差。此外，獨(dú)特的TMR惠斯通電橋結(jié)構(gòu)有效地補(bǔ)償了傳感器的溫度漂移。TMR3004性能優(yōu)越，采用更小型LGA8封裝形式，尺寸僅為1.0mm×1.0mm×0.9mmADDINNE.Ref.{60FD9CF9-9418-4E34-BCFE-4F6B39E2B6EC}[8]。其性能參數(shù)有以下幾個(gè)方面：高場隧道磁電阻(TMR)技術(shù)；寬1k奧斯特場范圍，更好的的氣隙容忍性。優(yōu)良的抗外界干擾磁場能力；輸出信號(hào)大，無需放大電路；高精度、二維360°全角度量程；供電電壓范圍寬；響應(yīng)迅速，高實(shí)時(shí)性；優(yōu)秀的溫度穩(wěn)定性；LGA封裝，體積??；該芯片的典型應(yīng)用還有非接觸式電位器、旋轉(zhuǎn)位置傳感器、閥門位置傳感器、旋鈕傳感器等。由于TMR3004芯片集成度高，而無需后續(xù)放大電路，因此傳感器電路中我們只需設(shè)計(jì)電源電路、電源濾波電路、防反接電路。由于原始信號(hào)傳感器的電路的輸出信號(hào)質(zhì)量至關(guān)重要，直接影響了后續(xù)電路的性能，因此我們需要盡可能減小輸出信號(hào)的噪聲，所以不能采用開關(guān)電源，而采用低壓差線性穩(wěn)壓器（lowdropoutregulator，LDO），最終我們選用AMS1117-1.3作為電源芯片，電路設(shè)計(jì)原理圖如圖所示。圖3-2TMR傳感器電路原理圖1.3濾波電路設(shè)計(jì)本設(shè)計(jì)待測的電機(jī)轉(zhuǎn)速最高位10000rpm,轉(zhuǎn)化為TMR傳感器輸出的正余弦信號(hào)的頻率為166.6HZ，屬于低頻信號(hào)，因此我們需要設(shè)計(jì)一個(gè)低通濾波器來過濾傳感器信號(hào)中的噪音分量，以提升原始信號(hào)的質(zhì)量。低通濾波器的設(shè)計(jì)方案可以選擇有源低通濾波器和無源低通濾波器兩種，由于噪音分量分布范圍廣且大多處于中高頻率，因此此處我們設(shè)計(jì)截止頻率為500Hz，留有一定的余量，通帶增益設(shè)計(jì)為1，選擇rc無源低通濾波器方案來設(shè)計(jì)實(shí)現(xiàn)。設(shè)計(jì)原理圖如4-2所示。圖3-3rc無源低通濾波器原理圖1.1.3數(shù)模轉(zhuǎn)換器選型本設(shè)計(jì)對(duì)于數(shù)模轉(zhuǎn)換器的選型有一定的要求，由于實(shí)驗(yàn)對(duì)于磁編碼器的運(yùn)行速度有較高的要求，同時(shí)為了滿足一定的分辨率需要，因此優(yōu)先選擇高采樣率、并行輸出的、12位及以上的數(shù)模轉(zhuǎn)換器。AD9226是ADI公司的一款高速ADC芯片，有12位的精度，65Msps的理論最高采樣速率，實(shí)際速率能達(dá)到50Msps，采用單電源供電。內(nèi)置一個(gè)片內(nèi)高性能采樣保持放大器和基準(zhǔn)電壓源，AD9226使用具有專利輸入級(jí)和輸出糾錯(cuò)邏輯的多級(jí)差分流水線結(jié)構(gòu)，以65MSPS數(shù)據(jù)速率提供12位精度。在整個(gè)工作溫度范圍內(nèi)保證沒有缺失代碼，成像和通信系統(tǒng)能夠方便地輸入AD9226的接口。通過輸入結(jié)構(gòu)，開發(fā)者可以選擇各種輸入范圍和偏移，包括單端應(yīng)用程序，動(dòng)態(tài)性能優(yōu)異。采樣保持放大器（SHA）非常適合中頻欠采樣方案，例如在輸入頻率高達(dá)或遠(yuǎn)超過奈奎斯特頻率的單通道通信應(yīng)用中。AD9226有兩個(gè)重要的功能模式。一個(gè)能夠?qū)?shù)據(jù)格式設(shè)置為二進(jìn)制或二的補(bǔ)碼，第二個(gè)將使ADC不受時(shí)鐘占空比變化的影響ADDINNE.Ref.{99A9FF19-835E-4DE8-9564-4ECB6AEB1B9E}[9]。AD9226采用先進(jìn)的CMOS工藝制造，提供28引腳超薄緊縮小型封裝（28TSSOP）和48引腳超薄四方扁平封裝（48-LQFP），額定溫度范圍為-40°C至+85°C工業(yè)溫度范圍，AD9226具有較低的功耗大小（475mw）和優(yōu)秀的信噪比（70dB）。圖3-4AD9226時(shí)序圖通過此時(shí)序圖可以得知我們無需對(duì)AD芯片進(jìn)行寄存器配置，只需我們提供輸入時(shí)鐘，AD9226就能開始數(shù)據(jù)采集，非常簡便。AD9226性能優(yōu)勢有以下幾個(gè)方面：低至475mW的功耗微分非線性：±0.5LSB單電源供電保證溫度范圍內(nèi)無失碼片內(nèi)采樣保持片內(nèi)基準(zhǔn)電壓源信納比（SINAD）：70dB無雜散動(dòng)態(tài)范圍（SFDR）：與AD922xADC系列芯片引腳兼容超量程指示將AD9226配置為單端輸入模式，輸入范圍1-3V，在此模式下，基準(zhǔn)電壓為2V，電壓輸入范圍為1-3V。因此我們需要為其設(shè)計(jì)前段調(diào)理電路，調(diào)理電路的作用就是將輸入電壓進(jìn)行線性調(diào)整，使其滿足輸入端1-3V的輸入范圍。在調(diào)理電路中，我們選擇了高性能運(yùn)算放大器AD8065,其具有高壓擺率、優(yōu)異的失真性能、極高的共模抑制比(?100dB)和低輸入失調(diào)電壓，最終模數(shù)轉(zhuǎn)換器模塊系統(tǒng)框圖如4-2所示ADDINNE.Ref.{9AE35136-F3B8-42B7-9230-D509A81E29F0}[9]。圖3-5模數(shù)轉(zhuǎn)換器模塊系統(tǒng)框圖AD9226最終輸出轉(zhuǎn)化關(guān)系如下： (1.1)其中，D是數(shù)字量輸出，VIN是傳感器輸入電壓。1.4主控模塊FPGA現(xiàn)場可編程門陣列（Afield-programmablegatearray,FPGA)是在PAL、GAL等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)，設(shè)計(jì)由客戶或設(shè)計(jì)師在制造后進(jìn)行配置，因此被稱為“現(xiàn)場可編程”。FPGA包含一個(gè)可編程邏輯塊陣列（arrayofprogrammablelogicblocks），和一個(gè)"可重新配置的互連"層次結(jié)構(gòu)，就像許多邏輯門可以以不同的組合互連。邏輯塊可以進(jìn)行不同的組合，以實(shí)現(xiàn)復(fù)雜功能或基本的邏輯門，如與門等。在大多數(shù)FPGA中還包括存儲(chǔ)單元，其中包括基礎(chǔ)的的觸發(fā)器或更高級(jí)的存儲(chǔ)模塊。用戶可以通過重新編程FPGA以實(shí)現(xiàn)不同的組合和時(shí)序電路。FPGA最初應(yīng)用在通信方面，但現(xiàn)在隨著技術(shù)的發(fā)展，可編程邏輯嵌入式系統(tǒng)設(shè)計(jì)技術(shù)已經(jīng)成為信息產(chǎn)業(yè)中最熱門的技術(shù)之一。FPGA在嵌入式系統(tǒng)開發(fā)中有著顯著的作用，因?yàn)樗鼈兡軌蛲瑫r(shí)啟動(dòng)系統(tǒng)軟件和硬件。FPGA主要結(jié)構(gòu)分為6個(gè)部分，分別為可編程輸入、輸出單元(I/O單元)、內(nèi)部布線、時(shí)鐘網(wǎng)絡(luò)、邏輯單元、JTAG邊界掃描電路、存儲(chǔ)模塊ADDINNE.Ref.{2C7C1F11-78A8-4EB6-8A94-567A3DAF6D65}[11]。在系統(tǒng)設(shè)計(jì)之前，需要對(duì)FPGA芯片進(jìn)行選型。邏輯單元、存儲(chǔ)器、I/O口數(shù)量、鎖相環(huán)個(gè)數(shù)等參數(shù)是衡量一款FPGA微處理芯片性能好壞的關(guān)鍵參數(shù)，本論文采用ALTERA公司的CycloneIVE系列EP4CE6F17C8N芯片，芯片為BGA封裝，256個(gè)引腳。表3-1各型號(hào)FPGA芯片參數(shù)對(duì)比芯片EP4CE6EP4CE10EP4CE15EP4CE22EP4CE30邏輯單元627210320154082232028848內(nèi)存270414504594594乘法器1523566666鎖相環(huán)22444全局時(shí)鐘1010202020I/0數(shù)量179179343153532FPGA開發(fā)板選用黑金研發(fā)團(tuán)隊(duì)的AX301型號(hào)FPGA開發(fā)板，帶有JTAG接口，作用是將編譯好的程序SOF文件下載到FPGA中或把FLASH配置程序JIC文件下載到SPIFLASH，此外在使用Quartus開發(fā)環(huán)境中的邏輯分析儀SignalTapⅡ時(shí)的接口，F(xiàn)PGA板上搭載了一片SPIFLASH芯片，大小為16Mbit，該芯片采用1.3VCMOS電平標(biāo)準(zhǔn)。芯片具有非易失特性，在使用中，SPIFLASH可以作為FPGA系統(tǒng)的啟動(dòng)鏡像，包括FPGA的JIC配置文件、應(yīng)用程序代碼以及其它的用戶數(shù)據(jù)文件，開發(fā)板搭載了一片可用于數(shù)據(jù)緩存的SDRAM芯片，大小為256Mbit。此外，該開發(fā)板還包括一片EEPROM，型號(hào)為24LC04,容量為4Kbit，通過IIC總線進(jìn)行通信ADDINNE.Ref.{883255AF-C2E4-465A-B453-ADEE948ECCF1}[12]，一片實(shí)時(shí)時(shí)鐘RTC芯片，型號(hào)DS1302，提供時(shí)間和日期信息，需要外部電池進(jìn)行供電，USB轉(zhuǎn)串口協(xié)議模塊，可以方便地與PC端的上位機(jī)進(jìn)行通信，一個(gè)VGA接口，以及按鍵、LED、數(shù)碼管等電路，能夠支持本論文需要的各個(gè)功能，硬件資源也能滿足本設(shè)計(jì)開發(fā)需要。圖3-6FPGA開發(fā)板AX301外觀圖2軟件設(shè)計(jì)2.1總體方案該系統(tǒng)的軟件設(shè)計(jì)部分主要分為數(shù)據(jù)解算、數(shù)據(jù)濾波、輸出接口設(shè)計(jì)三個(gè)部分。由于AD9226以及TMR傳感器模塊不需要編程配置，所以軟件部分從讀取AD9226采集到的數(shù)字量開始，將AD9226的輸出進(jìn)行位次調(diào)整后根據(jù)公式（2.1）求算出TMR傳感器的原始輸出數(shù)據(jù)，也即是兩路正交的正余弦信號(hào)，將這兩路信號(hào)作為輸入進(jìn)行CORDIC計(jì)算，從而結(jié)算出該時(shí)刻數(shù)據(jù)代表的角度值，由于我們還需要求解電機(jī)的角速度信息，我們統(tǒng)計(jì)每次角度值從180°突變變成0°的時(shí)間，由于電機(jī)旋轉(zhuǎn)一周共轉(zhuǎn)過360°，所以此時(shí)間即為電機(jī)旋轉(zhuǎn)一圈的周期時(shí)間的一半，將此處得到的角速度信息進(jìn)行軟件濾波，濾波算法選用平均值濾波。最后進(jìn)行輸出接口的設(shè)計(jì)，接口采用SPI總線協(xié)議。圖4-1串行發(fā)送流程圖2.2軟件開發(fā)環(huán)境本設(shè)計(jì)采用Inter公司的QuartusPrime18.1進(jìn)行設(shè)計(jì)和開發(fā)。QuartusPrime是由Inter公司生產(chǎn)的可編程邏輯器件設(shè)計(jì)開發(fā)環(huán)境；在Inter收購Altera之前，該工具被稱為AlteraQuartusPrime。通過該軟件開發(fā)人員能夠編譯其設(shè)計(jì)、執(zhí)行時(shí)序分析、檢查RTL圖、模擬不同信號(hào)脈沖輸入時(shí)系統(tǒng)的輸出，QuartusPrime功能包括硬件描述語言的VHDL和Verilog，邏輯電路的視覺化處理，波形仿真等功能。FPGA開發(fā)流程如圖所示。圖4-2FPGA開發(fā)流程圖其中仿真所用的是Modelsim軟件。Modelsim是Mentor公司出品的一款HDL語言仿真軟件，同時(shí)支持VHDL、Verilog、SystemVerilog語言，擁有先進(jìn)的代碼覆蓋和分析工具，能夠與Quartus開發(fā)環(huán)境配套使用，實(shí)現(xiàn)RTL和門級(jí)仿真、優(yōu)化，適用于模塊邏輯功能調(diào)試中，能夠加速FPGA開發(fā)，非常的便捷。使用Modelsim仿真軟件需要編寫testbench文件，testbench是一種驗(yàn)證方式，其編寫語法規(guī)則與verilog語言近似。用戶可以認(rèn)為在軟件中定義信號(hào)的激勵(lì)輸入，通過我們編寫的激勵(lì)和仿真實(shí)現(xiàn)的輸出，用戶可以對(duì)設(shè)計(jì)從軟件邏輯功能上進(jìn)行分析和校驗(yàn)。當(dāng)我們的仿真結(jié)果符合預(yù)期后，并不意味著FPGA軟件實(shí)現(xiàn)就完成了，在實(shí)際的調(diào)試中還可能存在各種各樣的問題，原因在于Modelsim中用戶認(rèn)為規(guī)定的激勵(lì)輸入可能不包含所有存在的情況，或者我們需要的激勵(lì)是無法預(yù)先獲取的實(shí)時(shí)信號(hào)、隨機(jī)信號(hào)，因此我們還需要進(jìn)行板級(jí)調(diào)試。板級(jí)調(diào)試中我們使用了Quartus軟件自帶的SiganlTapⅡ軟件。SiganlTapⅡ全稱SignalTapIILogicAnalyzer，是一款免費(fèi)的內(nèi)置邏輯分析儀，與之前的外部硬件邏輯分析儀不同的是，其能夠探測FPGA內(nèi)部的變量信號(hào)，將經(jīng)過綜合后的變量信號(hào)存儲(chǔ)到內(nèi)部RAM中，通過JTAG接口傳到PC上位機(jī)上，用戶可以在界面中直接觀察信號(hào)。2.3CORDIC實(shí)現(xiàn)arctan函數(shù)CORDIC算法的原理在上文中已經(jīng)有所說明了，此處針對(duì)利用CORDIC算法實(shí)現(xiàn)反正切函數(shù)的功能再做具體說明。CORDIC算法有兩種模式，分別是旋轉(zhuǎn)模式和向量模式，兩種模式又分別可以在以下三種坐標(biāo)系使用，實(shí)現(xiàn)不同函數(shù)的計(jì)算功能ADDINNE.Ref.{A6F4738D-F4A5-4A57-AE36-35ED7C3B1BDE}[13]，如下所示。表4-1CORDIC算法的不同模式下功能選擇模式向量模式線性坐標(biāo)系*/圓坐標(biāo)系sin&cosarctan雙曲坐標(biāo)系sinh&coshartanh由于我們想要實(shí)現(xiàn)反正切函數(shù)功能，因此代碼為圓坐標(biāo)系下的向量模式，以為為核心代碼。always@(posedgeclkornegedgerst_n)if(!rst_n)beginx_n<=17'd0;y_n<=17'd0;deg_atan<=16'd0;cal_cnt<=1'd0;endelseif(cordic_en)begincase(cal_cnt)1'd0:beginx_n<={1'd0,x_crd};y_n<={1'd0,y_crd};deg_atan<=16'd0;cal_cnt<=1'd1;end1'd1:beginif((y_n[16])|(y_n==16'd0))beginx_n<=x_n-(y_n>>>rot_cnt_r);y_n<=y_n+(x_n>>>rot_cnt_r);deg_atan<=deg_atan-deg_data;endelsebeginx_n<=x_n+(y_n>>>rot_cnt_r);y_n<=y_n-(x_n>>>rot_cnt_r);deg_atan<=deg_atan+deg_data;endendendcaseendelsebegincal_cnt<=1'd0;end在編寫完CORDIC算法模塊后，編寫testbench文件進(jìn)行測試。其中激勵(lì)信號(hào)為相位相差90°的三角正余弦信號(hào)，該信號(hào)利用python語言生成64個(gè)12位的有符號(hào)正余弦信號(hào)值，并存儲(chǔ)在文件中，核心代碼如下：x=np.linspace(0,2*np.pi,point)y=bias+am*np.sin(x)wave=y.astype(int)file_name='sin_bin.txt'withopen(file_name,'w')asfile_object:forrowinwave:ifrow>0:sin_str=bin(row).replace('0b','0')sin_str_bin=true2complement(sin_str)file_object.write(sin_str_bin+"\n")else:sin_str=bin(row).replace('-0b','1')sin_str_bin=true2complement(sin_str)file_object.write(sin_str_bin+"\n")file_object.close()生成激勵(lì)信號(hào)文件后，在testbench中利用$readmemb函數(shù)讀取激勵(lì)信號(hào)，完成模塊例化后進(jìn)行RTL仿真，仿真結(jié)果如圖：圖4-3CORDIC算法功能仿真圖從圖中我們可以看出，CORDIC算法實(shí)現(xiàn)了將輸入的sin、cos值作為向量的Y、X軸的長度并進(jìn)行角度解算，解算結(jié)果的范圍值為-π~π之間。但是由于本設(shè)計(jì)運(yùn)行在FPGA系統(tǒng)中，需要盡量避免采用浮點(diǎn)數(shù)運(yùn)算，因此本設(shè)計(jì)采用的CORDIC算法最后輸出的角度值為長度（width）為18位，小數(shù)位(fractionbits)為15位的有符號(hào)Q格式類型數(shù)據(jù)。Q格式類型數(shù)據(jù)是一種定點(diǎn)小數(shù)類型，用戶事先規(guī)定小數(shù)位數(shù)，通過將數(shù)據(jù)轉(zhuǎn)化為定點(diǎn)數(shù)來避免浮點(diǎn)數(shù)運(yùn)算，節(jié)省了硬件資源的同時(shí)減少了由于浮點(diǎn)數(shù)運(yùn)算帶來的延遲。雖然Q格式數(shù)據(jù)在定點(diǎn)數(shù)與原本數(shù)值需要經(jīng)過轉(zhuǎn)換，轉(zhuǎn)換中會(huì)帶來數(shù)據(jù)計(jì)算誤差，但是只要設(shè)置合理，有這一部分帶來的誤差可以控制在忽略不計(jì)的范圍以內(nèi)。本設(shè)計(jì)CORDIC算法輸出Q格式數(shù)據(jù)angle與角度值θ轉(zhuǎn)化公式如下： (2.1)數(shù)據(jù)angle與角度值θ之間成線性比例關(guān)系，轉(zhuǎn)換系數(shù)為571.909，為了避免在FPGA中實(shí)現(xiàn)浮點(diǎn)數(shù)除法，在此采取了以下處理方式：現(xiàn)將數(shù)據(jù)angle的值乘以10000倍，再以整數(shù)除法的方式除以5719，這樣得到的數(shù)據(jù)比實(shí)際值大了1000倍，也就是說可以將得到的數(shù)據(jù)的10進(jìn)制整數(shù)形式的后三位看成小數(shù)點(diǎn)后三位。經(jīng)過如此處理，就可以利用整數(shù)除法的IP核LPM_DIVIDE實(shí)現(xiàn)除法操作，并且能夠控制誤差在很小的范圍內(nèi)，同時(shí)LPM_DIVIDEIP核能夠設(shè)置計(jì)算延遲時(shí)間，更利于系統(tǒng)的時(shí)序設(shè)計(jì)。圖4-4數(shù)據(jù)格式轉(zhuǎn)化仿真圖圖中所示的cordic_atan數(shù)據(jù)是經(jīng)過轉(zhuǎn)化前的數(shù)據(jù)，angle代表經(jīng)過轉(zhuǎn)化后的數(shù)據(jù)，轉(zhuǎn)化模塊的固定延遲為一個(gè)系統(tǒng)時(shí)鐘。其中對(duì)應(yīng)關(guān)系如下：表4