目錄1、ADC是什么2、背景、發(fā)展3、現狀4、發(fā)展方向5、ADC的基本框架6、Nyquist采樣定理7、ADC的輸入輸出8、ADC的性能參數9、CMOSADC的結構10、pipelineADC11、集成電路的設計方法1精選課件ADC是什么ADC：模擬——數字轉換器模擬——數字轉換器和數字——模擬轉換器是模擬系統和數字系統之間的橋梁，是現代微電子數字通訊系統中非常重要的模塊。2精選課件背景、發(fā)展隨著CMOS制作工藝的迅猛發(fā)展，越來越多的信號被移到數字領域來處理，從而達到降低成本，降低功耗，提高速度的目的。這就使我們迫切需要一種低功耗、低電壓而且能夠用標準深亞微米技術實現的ADC。3精選課件現狀國內在高性能芯片的研究和設計方面還比較落后,這就造成了各種高性能芯片的巨大需求和國內芯片產業(yè)落后之間的巨大矛盾。而且,由于一些高端芯片產品受到國外的進口限制,這對我國國防現代化發(fā)展以及民用電子通信工業(yè)的發(fā)展非常不利。這就迫使我們必須自己研究設計出高速、高精度的模數轉換器。4精選課件發(fā)展方向在未來,模數轉換芯片的主要發(fā)展方向是1、高分辨率2、高轉換速度3、低功耗4、單電源低電壓5、單片化5精選課件高分辨率高分辨率：目前分辨率最高可以達到31bit（TI公司的ADS1282）10bit及以上分辨率的A/D轉換電路，它所達到的精度超過了現在工藝能實現的最大電容匹配，所以必須采用一定的校正措施。校正技術分為：6精選課件高轉換速度

A/D轉換電路的速度主要是受運放建立時間和比較器響應速度的影響。因此必須優(yōu)化單級電路的建立特性，提高運放的增益可以保證系統精度的同時確保運放的大寬帶、提高運放的壓擺率設計、壓擺區(qū)和線性建立區(qū)的合理分割等。目前國際上已經產品化的ADC采樣速率最高可以達到2.2GSPs（Maxiam公司的MAX109）7精選課件矛盾與解決在集成電路設計中，速度和精度兩者相互對立：如果追求高速度，就必須降低精度，比如Maxiam公司的MAX109，采樣速率達到2.2GSPs，但分辨率只有8bit；如果追求高精度，就必須降低速度，如TI公司的ADS1282，分辨率達到31bit，但采樣速率只有4KSPs；然而最常見的情況是根據不同的應用在兩者之間進行折中。我國從70年代開始研制ADC，至今已經有8bit、10bit、12bit、14bit的ADC產品，但產品性能還遠遠達不到高端應用的要求，與國外水平相差甚遠；高端ADC還處于高校和研究所的研究開發(fā)階段。8精選課件低功耗、低電壓、單片化單元電路的一些優(yōu)化設計也可以降低功耗，如動態(tài)偏置、開關電容動態(tài)共模反饋以及動態(tài)比較器等。低電壓是現在應用發(fā)展的一個趨勢，主要有運放的rail-to-rail設計、模擬開關的電壓自舉等方法。9精選課件ADC的基本框架10精選課件Nyquist采樣定理

Nyquist采樣定理:

其中，是輸入信號的頻率是采樣頻率

被采樣的信號只有在滿足采樣定理的情況下,才能夠被重構還原。11精選課件ADC的輸入輸出下圖是3位ADC的理想輸入輸出曲線。12精選課件ADC的性能參數ADC的性能參數主要有：分辨率（Resolution）微分非線性（DifferentialNonlinearity簡稱DNL）積分非線性（IntegralNonlinearity簡稱INL）失調誤差增益誤差信噪比（SignaltoNoiseRatio）無雜散動態(tài)范圍（SpuriousFreeDynamicRange簡稱SFDR）總諧波失真（TotalHarmonicDistortion，THD）轉換速度13精選課件分辨率（Resolution）ADC的分辨率是指轉換器所能分辨的最小量化信號的能力。對于一個二進制N位分辨率的ADC,假設滿擺幅的輸入范圍為

,所能分辨的最小電平則為

同時,分辨率通常隨著噪聲和非線性的增加而下降,因此,描述ADC真正的分辨率還應包括噪聲和非線性。14精選課件微分非線性誤差（DNL）15精選課件積分非線性誤差（INL）16精選課件失調誤差失調誤差：零輸入時Ａ／Ｄ轉換器輸入－輸出特性曲線的偏移。17精選課件增益誤差增益誤差：滿量程輸出時，實際的模擬輸入信號和理想的模擬輸入信號間的差值。增益誤差使傳輸特性曲線繞坐標原點相對于理想特性曲線發(fā)生了一定角度的偏移。18精選課件信噪比信噪比指ＡＤＣ輸出信號功耗和噪聲功耗間的比值，用ｄＢ表示。其中，信號是指頻譜圖中基波分量的有效值，噪聲＝總能量－信號能量和諧波的能量。理想的ＡＤＣ噪聲主要來自量化噪聲。對于正弦輸入信號，信噪比的理論最大值為：其中，N是ADC的位數。19精選課件信噪失真比信噪失真比：基本的信號功耗與所有諧波失真，混疊諧波以及所有的噪聲功耗之和的比值。它是衡量模數轉換器最重要的指標。與輸入信號頻率、幅度等因素有關。20精選課件無雜散動態(tài)范圍21精選課件總諧波失真（TotalHarmonicDistortion）

總諧波失真：整個頻帶中各次諧波的功率之和。22精選課件轉換速度

轉換速度是指ADC每秒將輸入的模擬信號轉換成數字信號的次數，其單位為ksps或Msps（kilo/MillionSamplesperSecond）。23精選課件CMOSADC的結構CMOSADC的結構有很多種，其中主要包括

FlashADC

兩步式ADC

逐次逼近型ADC

∑-?ADC

PipelineADC

24精選課件FlashADC的基本架構以及工作原理全并行ADC（Flash

ADC）原理：

假如一個n位的全并行結構ADC，通常是由

個并行比較器，

個參考電壓及二進制譯碼電路組成?；鶞书g隔是

即一個LSB。每一個比較器對輸入信號進行采樣，并把輸入信號與相對應的參考電壓相比較，后將比較結果輸入到優(yōu)先編碼的編碼電路進行編碼，最終輸出N位的二進制編碼。25精選課件FlashA/D轉換器結構圖全并行A/D轉換器結構圖3bitFlashADC的基本框架26精選課件FlashADC優(yōu)缺點全并行結構的ADC實現一次轉換只需要整個電路比較一次,所以其轉換速率非?？臁５珜τ谝粋€n位的全并行結構ADC,它需要

個并行比較器和參考電壓,隨著ADC位數的提高,其電路復雜程度會隨著指數上升。因此,這種結構主要用來設計高速、中低分辨率（≤6bit）的ADC。27精選課件兩步式模數轉換器兩步式模數轉換器是由一個兩級位數相同的FlashADC(分別用于高位和低位量化)。一個D/A轉換器和一個減法器構成。兩步式模數轉換器的工作原理為:

第一步,采樣保持電路輸入信號,在保持階段,第一個FlashADC對輸入信號進行量化,產生高位的數據,然后這個數據通過一個D/A轉換器轉換回模擬量,并與輸入的模擬信號相減。第二步,相減所得的余量被送入第二季FlashADC中進行量化,并產生低位的數據。最終的輸出結果是由高位的數據和低位的數據組合而成。28精選課件兩步式A/D轉換器結構圖29精選課件兩步式模數轉換器的優(yōu)缺點兩步式ADC的轉換時間比全并行ADC的轉換時間長,但相對于其他結構的ADC而言,還是非?？斓?。對于一個n位分辨率的模數轉換器,兩步式ADC只需要個比較器,這遠遠少于全并行ADC所需要的比較器。大大節(jié)省了芯片的功耗和面積。與全并行ADC相比,兩步式ADC還增加了一個DAC和一個減法器。這樣可以在減法器后面增加一個剩余信號放大器以避免過小的剩余信號,通常選擇增益為

的運算放大器來簡化設計,這樣做的好處可以使兩個并行轉換器共用相同的參考電壓。30精選課件逐次逼近型ADC逐次逼近型ADC也被稱為二進制搜索ADC,它是用一個高速高精度的比較器將模擬輸入信號與前一次得到的模數轉換結果通過DAC后的輸出相比較,以此來得到從MSB到LSB的每一位。逐次逼近型ADC除了需要一個比較器外,還要包含一個采樣保持電路、一個逐次逼近寄存器(SAR)和一個數模轉換器(DAC)。逐次逼近型ADC的結構如下圖所示。31精選課件逐次逼近型ADC結構圖32精選課件逐次逼近型ADC的適用系統逐次逼近型ADC的轉換周期是從采樣模擬信號開始的,采樣值與DAC初始化輸出結果相減,輸出的差被比較器量化,該比較器通過輸出的結果指示SAR增加還是減小DAC的輸出,然后輸入采樣減去新的DAC輸出,該過程一直重復,直到滿足所要求的精度為止。逐次逼近型ADC完成n位數字轉換需要N個時鐘周期來完成。因此,當分辨率提高時,轉換器的速度就會相應的降低。逐次逼近型ADC的靜態(tài)誤差會受到DAC線性度的限制,通過校準或者微調DAC可以獲得非常高的分辨率。因此逐次逼近型ADC常用于高分辨率、低速的系統及設備。33精選課件∑-?ADC

∑-?ADC線性度很高,但同時對器件的匹配要求不高?！??ADC通常由一個積分器、一個比較器、一個1位的DAC和一個數字濾波器構成,其結構如下圖?！??ADC首先將輸入信號與DAC輸出相減得到一個差值,這個差值通過積分器積分,得到的電壓值通過比較器與基準電壓進行比較,從而得到一位數字輸出。然后,這個數字量作為DAC的輸入進入下一個轉換周期。34精選課件∑-?型ADC結構圖35精選課件∑-?ADC的優(yōu)缺點及應用∑-?ADC實際上是以最低的分辨率(l位)來實現模擬信號的數字化。為了提高分辨率,要再對比較器的輸出進行數字濾波。它的最高分辨率現在可以達到24位,但這卻是以犧牲速度換取的。每輸出一次完整的結果,都需要對輸入信號采樣很多次?！??ADC的特點是模擬電路的比例小,對模擬電路的要求降低,結構比較簡單?！??ADC現在主要是應用在音頻、圖像處理和ADSL通信等領域。36精選課件pipelineＡＤＣpipelineADC的系統結構示意圖pipelineADC的基本單元PipelineADC（1bit）PipelineADC（1.5bit）PipelineADC的優(yōu)缺點37精選課件PipelineADC的系統結構示意圖38精選課件pipelineADC的基本單元采樣保持電路（S/H）子ＡＤ電路ＭＤＡＣ電路（乘法數模轉換器）誤差校正電路基準源時鐘電路數字編碼電路39精選課件采樣保持電路采樣保持電路40精選課件采樣開關41精選課件三種機制產生誤差1、溝道電荷注入2、時鐘饋通3、KT/C噪聲42精選課件溝道電荷注入43精選課件時鐘饋通44精選課件KT/C噪聲45精選課件誤差的消除

以上誤差的存在，對于高速高精度PipelineADC來說是很不利的，因此需要采取一定措施來減小。

減小電荷注入效應和時鐘饋通效應引起的誤差的方法有很多種，用得較多的有兩種：采用虛擬開關和采用全差分采樣電路。

虛擬開關將溝道電荷和時鐘饋通引起的電荷變化用另一晶體管來消除；

差分電路將這些誤差轉換為共模干擾來減小其影響，但需要系統有較高的共模抑制比和使KT/C噪聲增加到原來的兩倍，這可以通過增加采樣電容大小來減小，但會增加功耗。46精選課件子ＡＤ電路示意圖47精選課件子ＡＤ電路的組成參考電壓發(fā)生器比較器編碼電路48精選課件參考電壓發(fā)生器基準源分壓電路49精選課件比較器使用開環(huán)運算放大器作為比較器采用前置放大器+鎖存放大器的預放大鎖存比較器直接采用鎖存比較器50精選課件預放大鎖存比較器51精選課件比較器的誤差

比較器的主要誤差為失調和噪聲。

其中失調主要是鎖存放大器中元件的不匹配造成的，特別是動態(tài)鎖存器，其失調很容易達到100mV左右。

噪聲方面主要有回饋噪聲和熱噪聲?；仞佋肼暿侵赣捎诒容^器輸出端的電壓的快速變化通過寄生電容耦合到輸入端，使得輸入信號產生較大的毛刺，這些毛刺即為回饋噪聲。它可以通過將輸出與輸入進行隔離來降低耦合作用來削弱。52精選課件MDAC電路53精選課件誤差校正電路

誤差校正電路主要有模擬誤差校正電路和數字誤差校正兩種。

模擬誤差校正往往采用模擬輔助電路（一般為運放）來對誤差進行存儲和校正，這種方法由于加入了運放，因此會較明顯地增加功耗，而且模擬輔助電路由于本身的非理想因素，也可能會引入新的誤差。當設計不合理時，最終誤差可能會比沒有加入模擬誤差校正前還大。54精選課件誤差校正電路

數字誤差校正又有冗余位數字誤差校正和數字后臺誤差校正兩種校正方法，它采用數字電路實現，使得其功耗相比于模擬誤差校正大大降低。

數字誤差校正電路可以在一定范圍內校正比較器失調產生的誤差、MDAC的級間增益誤差、電容失配引起的誤差等誤差，可以提高系統線性度。

在如今的高精度PipelineADC系統中數字誤差校正電路已經成為一個不可缺少的組成部分。55精選課件普通2位子ADC的傳輸特性曲線56精選課件有冗余位校正的2位子ADC的傳輸特性曲線57精選課件PipelineADC（1bit）下圖1是一個每級分辨率是1位的PipelineADC結構圖。這種N位ADC由N級構成，每一級由一個比較器和一個采樣保持電路構成。PipelineADC的每一級結構都是相同的。第i級的輸入為前一級的輸出

，在下一個時鐘到來后第i級將輸入電壓與0電壓比較，比較器的輸出結果既是轉換結果的第i位。此外，電壓

乘2再根據比較器的輸出是高是低分別減去或加上基準電壓

。PipelineADC的每一級的運算表達式如下：

其中

定義為：

時

；

時

；其每一級的傳輸曲線可以用圖2表示（圖中的輸入輸出是以

歸一化的）：58精選課件圖1PipelineADC的結構圖59精選課件Stagei的傳輸曲線60精選課件PipelineADC（1.5bit）1.5bit結構圖61精選課件

可以看到它由兩個比較器、一個DAC、一個采樣保持電路構成。兩個比較器將Vi分成3段，

分別對應比較器的三種輸出00、01、11。

DAC根據比較器輸出的編碼來選擇輸出的電壓值，當比較器輸出00，即當比較器輸出01，即當比較器輸出11，即工作原理62精選課件工作原理最終，與的關系